自動クロックゲーティング生成における電力最適化制御信号選択手法

• Item type: SIG Technical Reports(1)
• 公開日: 2010-05-12
• タイトル: 自動クロックゲーティング生成における電力最適化制御信号選択手法
• タイトル / 言語: en
• タイトル: Automatic Clock Gating Generation through Power-optimal Control Signal Selection
• 言語: eng
• キーワード / 主題Scheme: Other
• キーワード / 主題: システム設計とその最適化
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院情報生産システム研究科
• 著者所属: 埼玉大学理工学研究科
• 著者所属: 早稲田大学大学院情報生産システム研究科
• 著者所属(英): en
• 著者所属(英): Grad. School of IPS, Waseda University
• 著者所属(英): en
• 著者所属(英): Grad. School of Science and Technology, Saitama University
• 著者所属(英): en
• 著者所属(英): Grad. School of IPS, Waseda University
• 著者名: 満, 欣; 堀山, 貴史; 木村, 晋二
• 著者名(英): Xin, MAN; Takashi, Horiyama; Shinji, Kimura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: クロックゲーティングは、レジスタへのクロック供給を制御することで電力を削減する手法で、順序回路の動的電力削減に広く用いられている。これまでハードウェア記述言語における新しい値のレジスタへの代入条件を用いる手法や、状態遷移の解析からレジスタに代入する条件を抽出する手法などが知られているが、より効果的な自動化手法が求められていた。レジスタの現在の値と新しい値の EXOR がクロック停止確率最大となる信号であることが知られているが、個別にゲーティング回路を付加することは非効率で、共有が不可欠である。そこで本稿では、論理関数処理に基づき制御信号候補から最適なゲーティング回路の最適な共有を行う手法を提案する。本手法は二分決定グラフ (Binary Decision Diagram, BDD) を用いて実現され、カウンタや ISCAS 89 ベンチマーク回路で効果を確認した。カウンタでは 37% ～ 76% の電力削減が得られ、また ISCAS ベンチマーク回路では 2% ～ 18% の電力削減が確認できた。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Clock gating is an effective technique to reduce dynamic power consumption for sequential circuits. There have been proposed clock gating generation methods using the condition specified by designers or the extracted condition by the analysis of state transitions. EXOR of the current value and the new value of a register is the control signal which can minimize the probability of clock supply to the register, but it is infeasible to add one clock gating logic for each register. In our research, we propose a method for automatic clock gating generation through control signal candidates extraction and power-optimal control signal selection based on the optimum sharing. The method is implemented based on BDD (Binary Decision Diagram). The method is applied to counters and ISCAS89 benchmark circuits. There have been found 37% ～ 76% power reductions on counter circuits and 2% ～ 18% power reduction on benchmark circuits.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2010-SLDM-145, 号 1, p. 1-6, 発行日 2010-05-12
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会