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アイテム
保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法
https://ipsj.ixsq.nii.ac.jp/records/69094
https://ipsj.ixsq.nii.ac.jp/records/6909423826cb0-a106-48a8-838e-be9264fb7eb0
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-MBL10053008.pdf (218.7 kB)
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Copyright (c) 2010 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2010-03-19 | |||||||
| タイトル | ||||||||
| タイトル | 保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Fast VLSI Architecture of Output Probability Computations and Viterbi Scorer for HMM-Based Recognition Systems with Store-Based Block Parallel Processing | |||||||
| 言語 | ||||||||
| 言語 | eng | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | ハードウェア | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 名古屋大学 | ||||||||
| 著者所属 | ||||||||
| 名古屋大学 | ||||||||
| 著者所属 | ||||||||
| 名古屋大学 | ||||||||
| 著者所属 | ||||||||
| 名古屋大学 | ||||||||
| 著者所属 | ||||||||
| 名古屋大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya University | ||||||||
| 著者名 |
島崎, 亮
× 島崎, 亮
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| 著者名(英) |
Ryo, Shimazaki
× Ryo, Shimazaki
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では、保存型一括並列処理に適した最尤推定のハードウェアアルゴリズムと、保存型一括並列処理における HMM (隠れマルコフモデル) 出力確率計算の高速化法、それらに基づく高速な HMM 出力確率計算・最尤推定回路の VLSI アーキテクチャを提案する。提案する最尤推定のハードウェアアルゴリズムにより、保存型一括並列処理による HMM 出力確率計算と、その結果を用いる最尤推定のパイプライン処理が可能になる。提案する HMM 出力確率計算の高速化手法により、従来の保存型一括並列処理では導入しても並列に動作させることができなかった PE (Processing Element) の並列動作が可能になり、より多くの PE を動かすことによる HMM を用いた認識処理の高速化が期待できる。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In this paper, We present a fast VLSI architecture for output probability computations of continuous Hidden Markov Models (HMMs) and Viterbi scorer with store-based block parallel processing (StoreBPP). We also demonstrate fast store-based block parallel processing (FastStoreBPP) which exploits full performance of the StoreBPP. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11851388 | |||||||
| 書誌情報 |
研究報告モバイルコンピューティングとユビキタス通信（MBL） 巻 2010-MBL-53, 号 8, p. 1-8, 発行日 2010-03-19 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
