マルチコア向けオンチップメモリ貸与法における実行コード生成法の改善

• Item type: SIG Technical Reports(1)
• 公開日: 2010-01-21
• タイトル: マルチコア向けオンチップメモリ貸与法における実行コード生成法の改善
• タイトル / 言語: en
• タイトル: Improving Execution Code Generation for On-chip Memory Lending on Multicores
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: メモリ管理・スケジューリング
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 九州大学大学院システム情報科学府/研究院
• 著者所属: 九州大学大学院システム情報科学府/研究院
• 著者所属: 九州大学大学院システム情報科学府/研究院
• 著者所属: 九州大学大学院システム情報科学府/研究院
• 著者所属(英): en
• 著者所属(英): Graduate school / Faculty of Information Science and Electrical Engineering, Kyushu University
• 著者所属(英): en
• 著者所属(英): Graduate school / Faculty of Information Science and Electrical Engineering, Kyushu University
• 著者所属(英): en
• 著者所属(英): Graduate school / Faculty of Information Science and Electrical Engineering, Kyushu University
• 著者所属(英): en
• 著者所属(英): Graduate school / Faculty of Information Science and Electrical Engineering, Kyushu University
• 著者名: 福本, 尚人; 今里, 賢一; 井上, 弘士; 村上, 和彰
• 著者名(英): Naoto, Fukumoto; Kenichi, Imazato; Koji, Inoue; Kazuaki, Murakami
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，マルチコア・プロセッサ向けのオンチップメモリ貸与法を改良し，評価を行った．オンチップメモリ貸与法では，プロセッサコアを 「演算用」 だけでなく 「メモリ性能向上用」 に活用することで，性能向上を目指す．メモリ性能向上用のコアは自身が持つオンチップメモリを演算用のコアへ貸与する．本方式では，適切なコア分配ならびに貸与メモリのデータ割当てが極めて重要である．本稿ではこれらの方式を改良する．具体的には，一回の事前実行で得た情報をもとに，主記憶アクセス回数最小となるメモリ性能向上用コアの割当てデータの決定，ならびに，性能モデリングに基づく適切なコア分配を行う．評価した結果，最大で 63% の性能向上を達成した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper proposes the concept of performance balancing, and reports its performance impact on a multicore processor. Integrating multiple processor cores into a single chip, can achieve higher peak performance by means of exploiting thread level parallelism. However, the off-chip memory bandwidth which does not scale with the number of cores tends to limit the potential of multicore processors. To solve this issue, the technique proposed in this paper attempts to make a good balance between computation and memorization. Unlike conventional parallel executions, this approach exploits some cores to improve the memory performance. These cores devote the on-chip memory hardware resources to the remaining cores executing the parallelized threads. In our evaluation, it is observed that our approach can achieve up to 63% of performance improvement compared to a conventional parallel execution model in the specified program.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2010-ARC-187, 号 24, p. 1-6, 発行日 2010-01-21
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会