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アイテム
線形アレイVLIWプロセッサにおける適応性検討
https://ipsj.ixsq.nii.ac.jp/records/66880
https://ipsj.ixsq.nii.ac.jp/records/668805dae163e-658e-4816-add4-7bbd0a1e5e88
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2009 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2009-11-23 | |||||||
タイトル | ||||||||
タイトル | 線形アレイVLIWプロセッサにおける適応性検討 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Adaptability of A Linear Array VLIW Processor | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | プロセッサアーキテクチャ | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学 | ||||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者名 |
中田, 尚
× 中田, 尚
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著者名(英) |
Takashi, Nakada
× Takashi, Nakada
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 近年の高性能組み込み機器のライフサイクル短縮と開発コストの増加に対する解決策として,我々は安定的な高性能とソフトウェア互換性の両立を目指す線形アレイ VLIW プロセッサを提案している.本プロセッサは,一般的な VLIW プロセッサを線形アレイ型に拡張した上で,最内ループをアレイ構造に写像し,ループ内のすべての命令を演算器ネットワークに固定的に写像し,入力データを順次流し込むことにより,毎サイクル出力を得ることを特長としている.本稿では,性能モデルを構築しメニィコアプロセッサやベクトル型プロセッサとの比較を行う.また,RTL レベルシミュレータを用いて性能モデルの正確さを評価した.評価の結果,線形アレイ VLIW プロセッサは性能モデルに極めて近い実効性能を達成した.また,さらなる高速化のためには演算とデータ転送のオーバラップ動作が重要であることがわかった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Recently, the requirements for both low power and stable high performance have been increased rapidly. Under this consideration, we proposed a linear array VLIW processor that concatenates several VLIW processors in a linear fashion. In this architecture, instructions of most inner loop are sequenced into an ALU network, and the input data is supplied continuously, so that the output data is produced every clock cycle. This paper gives an insight study of the possible performance gaining in the above architectures. Performance models of a many-core, vector, and the linear array VLIW processor have been built for comparison. The accuracy of the performance model of the linear array VLIW processor is verified by an RTL simulator. Our result shows the linear array VLIW processor can achieve a performance very close to the mathematical model. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10463942 | |||||||
書誌情報 |
研究報告ハイパフォーマンスコンピューティング(HPC) 巻 2009-HPC-123, 号 10, p. 1-9, 発行日 2009-11-23 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |