誘導結合を用いたフィールドスタッカブルCMPのための3-D NoCアーキテクチャの検討

• Item type: SIG Technical Reports(1)
• 公開日: 2009-11-23
• タイトル: 誘導結合を用いたフィールドスタッカブルCMPのための3-D NoCアーキテクチャの検討
• タイトル / 言語: en
• タイトル: A 3-D NoC Architecture for Field Stackable CMPs using Inductive Coupling
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサアーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京大学大学院情報理工学系研究科／日本学術振興会特別研究員(SPD)
• 著者所属: 国立情報学研究所/ 総合研究大学院大学
• 著者所属: 慶應義塾大学理工学部
• 著者所属: 慶應義塾大学理工学部
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Technology, The University of Tokyo / Research Fellow of the Japan Society for the Promotion of Science (SPD)
• 著者所属(英): en
• 著者所属(英): National Institute of Informatics / The Graduate University for Advanced Studies
• 著者所属(英): en
• 著者所属(英): Faculty of Science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Faculty of Science and Technology, Keio University
• 著者名: 松谷, 宏紀; 鯉渕, 道紘; 黒田, 忠広; 天野, 英晴
• 著者名(英): Hiroki, Matsutani; Michihiro, Koibuchi; Tadahiro, Kuroda; Hideharu, Amano
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本研究では誘導結合によるチップの 3 次元積層技術に着目し，アプリケーションに応じて積層するチップの枚数や種類を変更可能な CMP アーキテクチャについて検討する．本研究で提案する 3 次元 CMP では，垂直方向の通信インタフェイスおよび任意の平面オンチップネットワーク （NoC） を持ったチップを積層するだけで，隣接チップ同士で経路情報の交換を行い，パッケージ全体として 1 つの 3 次元ネットワークを自動的に形成する．本論文では，このような 3 次元 CMP のフルシステムシミュレーション環境を構築，水平 NoC を持つチップと持たないチップを混載積層した 3 次元 CMP をシミュレーションし，提案する CMP アーキテクチャが正しく動作することを確認する．さらに，SPLASH-2 ベンチマークの実行結果，および，ハードウェアコストと消費エネルギーの予備評価を通して，3 次元化によるメリットを示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we discuss a novel 3-D CMP architecture, in which the number and types of chips stacked in a package can be changed in response to the applications running on the CMP, by using the inductive coupling based 3-D IC technology. Each chip in the proposed 3-D CMP architecture has vertical communication interfaces and an arbitrary horizontal Network-on-Chip (NoC). By stacking such chips, their topology and routing information is automatically exchanged and a 3-D network across them is then formed. In this paper, we develop a full system simulation environment for the proposed CMP architecture. A heterogeneous 3-D CMP, in which some chips have their own horizontal NoCs while the others do not, is demonstrated in order to confirm the correct operation of the proposed system. As preliminary evaluations, we show the SPLASH-2 benchmark performance, hardware cost, and energy consumption of the proposed CMP architecture so as to show its feasibility.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2009-ARC-186, 号 11, p. 1-7, 発行日 2009-11-23
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会