セレクタ論理を用いた高速な差積演算器の設計とバタフライ演算への応用

• Item type: SIG Technical Reports(1)
• 公開日: 2009-10-09
• タイトル: セレクタ論理を用いた高速な差積演算器の設計とバタフライ演算への応用
• タイトル / 言語: en
• タイトル: High-speed Sub-Multiplication Arithmetic Unit Design by Selector Logic and Novel Buttefly Unit As an Application
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 画像処理一般，ハードウェア
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 大日本印刷株式会社電子モジュール開発センター
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Electronic Module Development Center, Dai Nippon Printing Corporation
• 著者名: 塚本, 洋平; 戸川, 望; 柳澤, 政生; 大附, 辰夫; 外村, 元伸
• 著者名(英): Youhei, Tsukamoto; Nozomu, Togawa; Masao, Yanagisawa; Tatsuo, Ohtsuki; Motonobu, Tonomura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: システム LSI は通信，動画像，音声処理などの複雑で規模の大きな演算を高速に処理するために特定の計算に特化した専用演算器を搭載してきた．その一つが積和演算を行う MAC 演算器である．これは部分積加算を拡張することで桁上げ伝播遅延を削減でき，結果として乗算 1 回分と同等の遅延時間で計算できる．一方差積演算に注目すると，部分積が決定するのに減算の桁上げ遅延を待たねばならず全体の遅延は減算と乗算 2 つの遅延の合計となる．本稿ではこの問題に対し差積演算の部分積を適切にまとめたものがセレクタ回路の計算と等価となることに注目し，セレクタ論理を用いて部分積を高速に生成し差積演算の速度を向上する手法を提案する．次に設計した差積演算器を FFT におけるバタフライ演算に組み込むことを考える．FFT は無線通信，動画像処理などの分野で高サンプル数の演算が求められており，それらに対応するために高速なバタフライ演算器が必要である．これに対しバタフライ演算のクリティカルパスは複素減算，乗算演算でありこれに上述の差積演算回路を適用することで高速化できることを示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Large-scale network and multimedia application LSIs include application specific arithmetic circuits. A multiply-accumulator (MAC) which is one of these optimized circuits extends partial-products addition and decreases carry propagations. However, there is no method similar to MAC to execute subtractmultiplication. In this paper, we propose a high-speed subtract-multiplier that decreases latency of subtract operation by bit-level transformation using selector-logics. Partial products are calculated directly by bit-level transformation and its total number is compressed to approximately half. The proposed subtract-multiplier can apply to even any kind of systems using subtractmultiplications and butterfly operation in FFT is a suitable application using them. Experimental results show that our proposed butterfly operation circuit improves the performance by 33.0%, compared to a conventional one.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2009-SLDM-141, 号 18, p. 1-6, 発行日 2009-10-09
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会