コンパイラによる細粒度スリープ制御のためのアーキテクチャ支援技術の検討

• Item type: SIG Technical Reports(1)
• 公開日: 2009-07-28
• タイトル: コンパイラによる細粒度スリープ制御のためのアーキテクチャ支援技術の検討
• タイトル / 言語: en
• タイトル: An Architectural Support for Compiler-Directed Fine Grain Power-Gating
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 低消費電力技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 東京大学大学院情報理工学系研究科
• 著者所属: 東京大学先端科学技術研究センター
• 著者所属: 東京大学大学院情報理工学系研究科／東京大学先端科学技術研究センター
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems, The University of Electro-Communications
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Technology, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Research Center for Advanced Science and Technology, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Technology, The University of Tokyo / Research Center for Advanced Science and Technology, The University of Tokyo
• 著者名: 近藤, 正章; 薦田, 登志矢; 佐々木, 広; 中村, 宏
• 著者名(英): Masaaki, Kondo; Toshiya, Komoda; Hiroshi, Sasaki; Hiroshi, Nakamura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，リーク電流による消費電力増加が問題となっており，待機時だけでなく，アプリケーション実行中のリーク消費電力も無視できなくなっている．走行時パワーゲーティングは，演算器などのユニットがアイドルの際に，パワーゲーティング手法により電源供給を遮断することでリーク消費電力の削減を狙うものである．パワーゲーティング手法では，アクティブ／スリープモードの切り替え時に性能やエネルギー面でのオーバーヘッドが生じるため，効率的に実行時のリーク電力を削減するためには，オーバーヘッドの影響を考慮しつつ，モード切り替え制御を行なう必要がある．本稿では，インオーダ命令発行のプロセッサの演算器を対象に，コンパイラとアーキテクチャが連携しつつ，モード切り替えを制御する手法を提案する．提案手法を評価した結果，通常のプロセッサに比べ，0.43% 程度の性能低下で約 80% の算器部のリーク消費エネルギーを削減可能であることがわかった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As leakage-power consumption becomes dominant in the total power consumption of LSI chips, it is necessary to reduce the leakage current not only for the standby period but also for the application running time. Run-time power gating (RTPG) is a technique to reduce leakage power during the program execution by turning on and off circuit components in much finer temporal/spatial granularity. The problem associated with RTPG is the time delay for restarting the execution and the dynamic power overhead for active-sleep mode transition. To address these issues, in this paper, we propose a compiler and architecture co-operative power-gating control technique. We evaluate the proposed technique and the results reveal that the proposed technique can control the powermode effectively so that about 80% of leakage energy of the functional units is reduced with 0.43% performance penalty.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告計算機アーキテクチャ（ARC）; 巻 2009-ARC-184, 号 14, p. 1-8, 発行日 2009-07-28
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会