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アイテム
CoreSymphonyアーキテクチャの高効率化
https://ipsj.ixsq.nii.ac.jp/records/62705
https://ipsj.ixsq.nii.ac.jp/records/62705924b82e4-a36c-4643-98b7-0cea6c2bf2d2
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC09184009.pdf (428.1 kB)
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Copyright (c) 2009 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2009-07-28 | |||||||
| タイトル | ||||||||
| タイトル | CoreSymphonyアーキテクチャの高効率化 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | High-efficient implementation of CoreSymphony Architecture | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | マルチコア/メニーコア（1） | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 東京工業大学大学院情報理工学研究科 | ||||||||
| 著者所属 | ||||||||
| 東京工業大学工学部情報工学科 | ||||||||
| 著者所属 | ||||||||
| 東京工業大学大学院情報理工学研究科／独立行政法人科学技術振興機構CREST | ||||||||
| 著者所属 | ||||||||
| 東京工業大学大学院情報理工学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Computer Science, Tokyo Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Engineering, Tokyo Institute of Technology / CREST, Japan Science and Technology Agency | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
| 著者名 |
若杉, 祐太
× 若杉, 祐太
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| 著者名(英) |
Yuhta, Wakasugi
× Yuhta, Wakasugi
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 我々はこれまでに，CMP の逐次性能を向上する CoreSymphony アーキテクチャを提案している．CoreSymphony は，発行幅の狭いプロセッサコアをいくつか協調動作させることで，より発行幅の大きな仮想コアを形成する技術である．本稿では，CoreSymphony の過去の実装を見直し，CoreSymphony アーキテクチャ ver.0.2 を定義する．これには，CoreSymphony のフロントエンドの分割を可能にするローカル命令キャッシュや，コア間通信を抑制し性能を向上するリーフノードステアリングといった重要な要素技術が含まれる．SPECint2006 を含むいくつかの整数ベンチマークにより評価した結果，CoreSymphony ver.0.2 は 4 コアの協調により，1 コア時と比較して 1.4 倍の IPC を達成した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | We previously proposed CoreSymphony architecture which improves the sequential performance of Chip Multi-Processors. CoreSymphony enables some narrow-issue cores to fuse into one wide-issue core. In this paper, we revise the past implementation of CoreSymphony and define “CoreSymphony architecture-ver.0.2”. This definition includes some important techniques such as Local instruction-cache or Leaf node steering. Local instruction-cache realize a dividable front-end of CoreSymphony. Leaf node steering reduces inter core communications and improves the performance. Our evaluation results using some integer benchmarks including SPECint2006 show that 4-way symphony achieves 40% higher IPC than an individual core. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
研究報告計算機アーキテクチャ（ARC） 巻 2009-ARC-184, 号 9, p. 1-12, 発行日 2009-07-28 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
