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キャッシュメモリを有するベクトルプロセッサのためのプログラム最適化手法
https://ipsj.ixsq.nii.ac.jp/records/62702
https://ipsj.ixsq.nii.ac.jp/records/62702fea5f04e-f24f-42ea-bd01-4d41a04b32c7
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC09184006.pdf (458.3 kB)
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Copyright (c) 2009 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2009-07-28 | |||||||
| タイトル | ||||||||
| タイトル | キャッシュメモリを有するベクトルプロセッサのためのプログラム最適化手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Performance Optimization Techniques for Vector Processors with Cache Memory | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 最適化 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 東北大学 | ||||||||
| 著者所属 | ||||||||
| 東北大学 | ||||||||
| 著者所属 | ||||||||
| 日本電気株式会社 | ||||||||
| 著者所属 | ||||||||
| 東北大学 | ||||||||
| 著者所属 | ||||||||
| 東北大学 | ||||||||
| 著者所属 | ||||||||
| 東北大学 | ||||||||
| 著者所属 | ||||||||
| 東北大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tohoku University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tohoku University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NEC Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tohoku University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tohoku University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tohoku University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tohoku University | ||||||||
| 著者名 |
佐藤, 義永
× 佐藤, 義永
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| 著者名(英) |
Yoshiei, Sato
× Yoshiei, Sato
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 近年，ベクトルプロセッサにおいて演算性能に対する相対的なメモリバンド幅 (B/F) が低下しており，実行効率の低下が懸念されている．B/F 低下の影響を緩和するために，高いメモリバンド幅を有するキャッシュメモリを搭載することが検討され，その有効性が明らかになっている．そこで，キャッシュの性能をさらに引き出すためのプログラム最適化手法の確立が本報告の目的である．本報告では，キャッシュと性能の関係を解析するために，ルーフラインモデルを用いてキャッシュメモリを有するベクトルプロセッサの性能モデルを構築する．そして，実アプリケーションにプログラム最適化を施し，プログラム最適化の効果を性能モデルを用いて評価する． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Since the ratio of memory bandwidth to computational performance(B/F) recently decreases, it is concerned that the sustained performance of future vector processors degrades. To reduce the performance degradation due to the decrease in B/F, vector cache memory with high memory bandwidth has been proposed and evaluated. The purpose of this paper is to establish the optimization techniques to further exploit the vector cache memory performance. To analyze the relationship between the vector cache memory and the sustained performance, this paper first presents a performance model of vector processors with vector cache memory based on the roofline model. Then, several optimization techniques are applied to real applications, and their effects are assessed with the performance model. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
研究報告計算機アーキテクチャ（ARC） 巻 2009-ARC-184, 号 6, p. 1-10, 発行日 2009-07-28 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
