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省電力MIPSプロセッサコア評価のための計算機システムのFPGAによる試作
https://ipsj.ixsq.nii.ac.jp/records/62112
https://ipsj.ixsq.nii.ac.jp/records/621126230638f-4faf-4baa-846d-f96530ce6f27
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-OS09111034.pdf (219.7 kB)
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Copyright (c) 2009 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2009-04-15 | |||||||
| タイトル | ||||||||
| タイトル | 省電力MIPSプロセッサコア評価のための計算機システムのFPGAによる試作 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Prototyping of a Computer System to Evaluate Power-saving MIPS Processor Core Using FPGA | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 省電力 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 東京農工大学 | ||||||||
| 著者所属 | ||||||||
| 東京農工大学 | ||||||||
| 著者所属 | ||||||||
| 東京大学 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学 | ||||||||
| 著者所属 | ||||||||
| 芝浦工業大学 | ||||||||
| 著者所属 | ||||||||
| 東京大学 | ||||||||
| 著者所属 | ||||||||
| 東京農工大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tokyo University of Agriculture and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tokyo University of Agriculture and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Electro-Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Shibaura Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tokyo University of Agriculture and Technology | ||||||||
| 著者名 |
木村, 一樹
× 木村, 一樹
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| 著者名(英) |
Kazuki, Kimura
× Kazuki, Kimura
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本研究では，演算ユニットごとに動的なパワーゲーティング技術を施したMIPS R3000ベースのプロセッサコア，Geyser-0について，そのOS開発プラットフォームを実現するため，FPGA上でメモリコントローラと各種の入出力装置を有する計算機システムを試作した．また処理性能及びパワーゲーティングによる電力削減効果の評価を行うため，専用のパフォーマンスカウンタを設計した．これを用いた評価の結果，試作した計算機システムはシミュレーションの約400倍の実行速度を達成し，スリープ時の演算ユニットの消費電力を誤差率約20 [%] の精度で推算した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper describes 'Geyser-0', the processor core based on MIPS R3000 architecture with a fine grain power gating technique that is designed for the research of power saving processor. To implement a platform for OS development, a computer system with Geyser-0 core is prototyped using FPGA. For evaluating performance and efficiency of power gating, a performance counter module is designed and implemented. Then we evaluated performance of the computer system and its function of power estimation. As the result, the prototyped computer system marked about 400 times faster than the simulation, and estimated power consumption of a computing unit in sleep period with an error rate of about 20 [%]. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10444176 | |||||||
| 書誌情報 |
研究報告システムソフトウェアとオペレーティング・システム（OS） 巻 2009-OS-111, 号 34, p. 1-8, 発行日 2009-04-15 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
