適応的ヘルパースレッド実行に基づくマルチコア向け演算/メモリ性能バランシング

• Item type: SIG Technical Reports(1)
• 公開日: 2009-04-15
• タイトル: 適応的ヘルパースレッド実行に基づくマルチコア向け演算/メモリ性能バランシング
• タイトル / 言語: en
• タイトル: Performance Balancing based on Adaptive Helper-Threads for Multi-Core Executions
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: マルチコア
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 九州大学大学院システム情報科学府／科学研究院
• 著者所属: 九州大学大学院システム情報科学府／科学研究院
• 著者所属: 九州大学大学院システム情報科学府／科学研究院
• 著者所属: 九州大学大学院システム情報科学府／科学研究院
• 著者所属(英): en
• 著者所属(英): Graduate school / Faculty of Information Science and Electrical Engineering, Kyushu University
• 著者所属(英): en
• 著者所属(英): Graduate school / Faculty of Information Science and Electrical Engineering, Kyushu University
• 著者所属(英): en
• 著者所属(英): Graduate school / Faculty of Information Science and Electrical Engineering, Kyushu University
• 著者所属(英): en
• 著者所属(英): Graduate school / Faculty of Information Science and Electrical Engineering, Kyushu University
• 著者名: 今里, 賢一; 福本, 尚人; 井上, 弘士; 村上, 和彰
• 著者名(英): Kenichi, Imazato; Naoto, Fukumoto; Koji, Inoue; Kazuaki, Muraka
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: マルチコア・プロセッサでは，複数コアを利用したオンチップ・スレッドレベル並列処理により，高い演算性能を達成できる．しかしながら，メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の増加により，メモリウォール問題が深刻化する．その結果，多くのメモリ参照を必要とする並列プログラムの実行においては実効性能が低下するといった問題が生じる．現在我々は，この問題を解決する新しいマルチコア実行方式として「演算/メモリ性能バランシング」を提案している 1)．本方式では，従来のマルチコア実行とは異なり，並列実行可能部分において幾つかのコアを用いてヘルパースレッド（ソフトウェア・プリフェッチャ）を実行する．本稿では，文献 1) を改良し，プログラム実行中に演算/メモリ性能バランスを調整可能な（ヘルパースレッド実行コア数を決定可能な）新しい動的最適化実行法を提案する．提案方式の性能を評価した結果，すべてのプロセッサコアで並列プログラムを実行する方式と比較して，最大で66%の性能向上を得ることができた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Conventional multi-core processors attempt to exploit the thread-level parallelism (TLP) by using all of the cores integrated in a chip. However, this kind of straightforward way does not always achieve the best performance. This is because the memory-wall problem becomes more critical in CMPs, resulting in poor performance in spite of high TLP. To solve this issue, we propose an efficient thread management technique, called performance balancing. We dare to throttle the TLP to execute software prefetchers as helper-threads. Our experimental results show 66% speed up in the best case compared with a conventional parallel execution.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10444176
• 書誌情報: 研究報告システムソフトウェアとオペレーティング・システム（OS）; 巻 2009-OS-111, 号 16, p. 1-8, 発行日 2009-04-15
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会