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アイテム
データ並列性を抽出するプリフェッチ機構の設計と実装
https://ipsj.ixsq.nii.ac.jp/records/62021
https://ipsj.ixsq.nii.ac.jp/records/620211760c85b-d5e4-4d1a-a120-2f7e58179b32
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM09139011 (995.9 kB)
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Copyright (c) 2009 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2009-02-26 | |||||||
| タイトル | ||||||||
| タイトル | データ並列性を抽出するプリフェッチ機構の設計と実装 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Design and implementation of prefetch mechanism for exploiting data-level parallelism | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部情報工学科 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学大学院理工学研究科開放環境科学専攻 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学大学院理工学研究科開放環境科学専攻 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Information and Computer Science, Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Computer Science, Graduate School of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Computer Science, Graduate School of Science and Technology, Keio University | ||||||||
| 著者名 |
村田, 裕介
× 村田, 裕介
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| 著者名(英) |
Yusuke, Murata
× Yusuke, Murata
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | マルチメディア処理を高速に実行するためのアーキテクチャとして,SIMD 演算器やベクトル演算器が挙げられる.これらのアーキテクチャでは複数のデータに対して同時に同じ処理を実行できるが,メモリがプロセッサと比較して低速であるため,演算性能を十分に活かすだけのデータを供給できていない.本論文では,マルチメディア処理のメモリアクセスパターンから次にアクセスされるアドレスを予測し,プリフェッチを行うことでメモリアクセスレイテンシを低減する手法を提案する.EEMBC の DENBench の一部を用いて評価を行った結果,IPC の向上を確認した. | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | As the architecture for performing multimedia processing at high speed, a SIMD computing unit and a vector operation machine are mentioned. In those architecure, the same processing can be simultaneously performed to two or more data. But a memory is a low speed as compared with a processor, the performance of processing unit is limited. In this paper, the address accessed the next from the memory access pattern of multimedia processing is predicted, and the technique of reducing a memory access latency by performing prefetch is proposed. A result of evaluating using a part of DENBench of EEMBC shows improvement in IPC. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2009, 号 22(2009-SLDM-139), p. 61-66, 発行日 2009-02-26 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
