ペアリング演算 ASIC の開発

• Item type: SIG Technical Reports(1)
• 公開日: 2008-05-15
• タイトル: ペアリング演算 ASIC の開発
• タイトル / 言語: en
• タイトル: ASIC Implementation of the ηt Pairing
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: FDK株式会社
• 著者所属: 奈良先端科学技術大学院大学
• 著者所属: 筑波大学
• 著者所属: 筑波技術大学
• 著者所属: 筑波大学
• 著者所属: FDKモジュールシステムテクノロジー株式会社
• 著者所属: FDK株式会社
• 著者所属: 公立はこだて来大学
• 著者所属: FDKモジュールシステムテクノロジー株式会社
• 著者所属: 公立はこだて未来大学
• 著者所属: 情報セキュリティ大学院大学
• 著者所属: FDKモジュールシステムテクノロジー株式会社
• 著者所属: 筑波大学
• 著者所属: 筑波大学
• 著者所属: FDKモジュールシステムテクノロジー株式会社
• 著者所属(英): en
• 著者所属(英): FDK Corporation
• 著者所属(英): en
• 著者所属(英): Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Tsukuba University of Technology
• 著者所属(英): en
• 著者所属(英): University of Tsukuba
• 著者所属(英): en
• 著者所属(英): FDK Module System Technology Corporation
• 著者所属(英): en
• 著者所属(英): FDK Corporation
• 著者所属(英): en
• 著者所属(英): Future University Hakodate
• 著者所属(英): en
• 著者所属(英): FDK Module System Technology Corporation
• 著者所属(英): en
• 著者所属(英): Future University Hakodate
• 著者所属(英): en
• 著者所属(英): Institute of Information Security
• 著者所属(英): en
• 著者所属(英): FDK Module System Technology Corporation
• 著者所属(英): en
• 著者所属(英): University of Tsukuba
• 著者所属(英): en
• 著者所属(英): University of Tsukuba
• 著者所属(英): en
• 著者所属(英): FDK Module System Technology Corporation
• 著者名: Vithanage, Ananda; 猪俣, 敦夫; 岡本, 栄司; 岡本, 健; 金岡, 晃; 上遠野, 昌良; 志賀, 隆明; 白勢, 政明; 曽我, 竜司; 高木, 剛; 土井, 洋; 藤田, 香; Jean-LucBeuchat; 満保, 雅浩; 山本, 博康
• 著者名(英): Vithanage, Ananda; Atsuo, Inomata; Eiji, Okamoto; Takeshi, Okamoto; Akira, Kanaoka; Masayoshi, Katouno; Takaaki, Shiga; Masaaki, Shirase; Ryuji, Soga; Tsuyoshi, Takagi; Hiroshi, Doi; Kaoru, Fujita; Jean-Luc, Beuchat; Masahiro, Mambo; Hiroyasu, Yamamoto
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 双線形写像を利用するペアリング暗号は、ユビキタスネットワークに適した新しい暗号プロトコルを実現できるため、近年注目されている。しかしながら RSA 暗号のような普及している公開鍵暗号より、演算時間が数倍必要であることが欠点であった。我々はペアリング暗号を高速に計算するため、ペアリングアルゴリズムの軽量化、FPGA 実装を経て、世界初となるペアリング演算 ASIC、"Pairing Lite" を開発し動作確認を行った。Pairing Lite のゲート数は約 200 000、動作周波数は 200MHz で、1 回のペアリング演算を 46.7μ 秒で行うことを確認した。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Pairing cryptosystems that utilize a bilinear map have attracted much attention because they can create new cryptographic protocols suitable for ubiquitous networks. However, their calculation time is several times longer than that for RSAs. We have developed an ASIC for calculating a pairing, “Pairing Lite,” that is the world’s first ASIC implementation of the pairing through improving algorithms for calculating the pairing and implementing FPGA. The scale of the circuit for Pairing Lite is about 200,000 gates, its operating frequency is 200 MHz, and it takes only 46.7μseconds to calculate one pairing.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11235941
• 書誌情報: 情報処理学会研究報告コンピュータセキュリティ（CSEC）; 巻 2008, 号 45(2008-CSEC-041), p. 31-35, 発行日 2008-05-15
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会