並列計算機の仮想性能評価システムVIPPES

• Item type: SIG Technical Reports(1)
• 公開日: 1996-08-28
• タイトル: 並列計算機の仮想性能評価システムVIPPES
• タイトル / 言語: en
• タイトル: VIPPES : A Performance Pre - Evaluation System for Parallel Processors
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 筑波大学電子・情報工学系
• 著者所属: 筑波大学電子・情報工学系
• 著者所属: 筑波大学電子・情報工学系
• 著者所属: 東京大学先端科学技術センター
• 著者所属: 電気通信大学情報工学科
• 著者所属(英): en
• 著者所属(英): Institute of Information Sciences and Electronics, University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Institute of Information Sciences and Electronics, University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Institute of Information Sciences and Electronics, University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Research Center for Advanced Science and Technology, University of Tokyo
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, University of Electro - Communication
• 著者名: 三島, 正博; 板倉, 憲一; 朴, 泰祐; 中村, 宏; 中澤, 喜三郎
• 著者名(英): Masahiro, Mishima; Ken-Ichi, Itakura; Taisuke, Boku; Hiroshi, Nakamura; Kisaburo, Nakazawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本研究では，並列計算機の仮想性能評価システムVIPPES(Irtual Parallel Processor Evaluation Syste)の提案と実装を行なう．VIPPESは仮想的な並列処理システム上で実アプリケーションを実行する事を想定し，性能評価を3段階に分けて行なう．各段階での結果は次の段階の入力として引き継がれ，最終的にネットワークシミュレータによって実行時間の測定を行なう．ユーザーはC言語及び並列処理ライブラリPVMを用いて評価用アプリケーションを記述し，ネットワークについての諸特性を記述する事で，実アプリケーションを仮想的な並列処理システム上で実行したときのプロセッサ内外の処理を含めた総合的な性能評価を行なう事ができる．本稿では，VIPPESの概要，実装について述べる．又，実際にVIPPESを用いていくつかの仮想的な並列計算機とアプリケーションプログラムの組み合わせで評価を行う．結果，本システムが並列計算機の性能比較をする為に有効である事が分かった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we propose and implement a performance pre-evaluation system for parallel processors, named VIPPES (VIrtual Parallel Processor Evaluation System). In this system, we analyze the behavior of an actual target application program on clock-level simulator of processing units and interconnection network independently, based on trace and profile data of the program execution. The performance evaluation process in VIPPES is broken into three phases: trace creating phase, processor simulation phase and network smulation phase. They are strongly connected with each other to realize precise clock-level simulation in low computational cost. We describe the concept, design and implementation of VIPPES on workstation cluster systems. Some results of real applications are also shown. Through these experiences, we confirmed the effectiveness of VIPPES for various configuration of parallel processing systems.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10463942
• 書誌情報: 情報処理学会研究報告ハイパフォーマンスコンピューティング（HPC）; 巻 1996, 号 81(1996-HPC-062), p. 27-32, 発行日 1996-08-28
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会