WEKO3
アイテム
スーパースケーラのための高速な動的命令スケジューリング方式
https://ipsj.ixsq.nii.ac.jp/records/29402
https://ipsj.ixsq.nii.ac.jp/records/294021213f880-3f82-4f08-8583-47b8611e354e
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-HPC00085021.pdf (861.9 kB)
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Copyright (c) 2001 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2001-03-08 | |||||||
| タイトル | ||||||||
| タイトル | スーパースケーラのための高速な動的命令スケジューリング方式 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A high - speed dynamic instruction scheduling scheme for superscalars | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 京都大学情報学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学情報学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学情報学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学情報学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学経済学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学情報学研究科 | ||||||||
| 著者所属 | ||||||||
| 京都大学総合情報メディアセンター | ||||||||
| 著者所属 | ||||||||
| 京都大学情報学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Gradudate School of Informatics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Gradudate School of Informatics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Gradudate School of Informatics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Gradudate School of Informatics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Gradudate School of Economics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Gradudate School of Informatics, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Center for Information & Multimedia Studies, Kyoto University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Gradudate School of Informatics, Kyoto University | ||||||||
| 著者名 |
五島, 正裕
× 五島, 正裕
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| 著者名(英) |
Masahiro, Goshima
× Masahiro, Goshima
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | スーパースケーラは，動的命令スケジューリングのため，オペランドの有効性を追跡するwakeupと呼ぶロジックを持つ．本稿では，従来のタグに基づく連想処理ではなく，命令間の依存関係を直接的に表現するRAMを用読み出すことでwakeupを実現する方式と，その遅延をIPCに対するペナルティに転化する手法を示す．実在する.18μm CMOSプロセスのデザイン・ルールに基づいてこのロジックを設計し，回路の面積を求め，Hspiceによって遅延を測定した．また，シミュレーションによって，ペナルティを測定した．その結果，3％以下のペナルティを代償に，2GHzを越える最高動作周波数を達成できることが分かった． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | A superscalar has wakeup logic, which manages availability of the data for dynamic instruction scheduling. This paper describes a new scheduling scheme which substitutes association of tags by reading a small RAM which directly represents depndence between instructions, and changes the delay of the logic into IPC penalty. We actually designed the logic guided by a design rule of a real .18μm CMOS process, measured the areas, and calculated the delays by Hspcie. And we also evaluated the IPC penalty by simulation. The evaluation result shows that this scheme achieves over 2GHz clock speed with the IPC penalty less than 3%. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10463942 | |||||||
| 書誌情報 |
情報処理学会研究報告ハイパフォーマンスコンピューティング（HPC） 巻 2001, 号 22(2000-HPC-085), p. 121-126, 発行日 2001-03-08 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
