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アイテム
高性能通信処理オフロードエンジンUZURA実現に向けて
https://ipsj.ixsq.nii.ac.jp/records/28997
https://ipsj.ixsq.nii.ac.jp/records/28997ab196604-4649-4f20-8242-ef22fcf79b4c
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-HPC05103018.pdf (233.1 kB)
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Copyright (c) 2005 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2005-08-04 | |||||||
| タイトル | ||||||||
| タイトル | 高性能通信処理オフロードエンジンUZURA実現に向けて | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Toward a Implementation of High Performance Communication Offload Engine UZURA | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| (株)富士通研究所 | ||||||||
| 著者所属 | ||||||||
| (株)富士通研究所 | ||||||||
| 著者所属 | ||||||||
| (株)富士通研究所 | ||||||||
| 著者所属 | ||||||||
| (株)富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 東京大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| the University of Tokyo | ||||||||
| 著者名 |
中島耕太
× 中島耕太
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| 著者名(英) |
Kohta, NAKASHIMA
× Kohta, NAKASHIMA
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | クラスタシステムで使用されるMPI通信ライブラリやNFS分散ファイルシステムなどが必要とする低レベル通信機構について議論した後、高性能通信処理オフロードエンジン実現に向けて、メッセージ通信とRDMA通信の基本機能の実現方式について検討する。PCI-XとFPGAを搭載した10Gb EthernetネットワークカードUZURAによる予備評価では、ホストとNICにおけるデータ転送は、転送サイズによらずDMA通信機能を用いた方がNICのレジスタをCPUが読み書きするよりも高性能である。割り込み遅延が4.99usと大きいために、NICからホストへの通知は割り込みを使わずにホストによるポーリング方式を採用する。UZURA上の予備評価では、通信片道遅延は、4.03us、スループットは、4KB転送の場合で最大1.02GB/sとなる。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In this paper, we discuss a low level communication facility to realize the MPI library and NFS distributed file system efficiently, and discuss the implementation of the message transfer and remote DMA mechanisms toward the implementation of a high performance transfer offload engine. In preliminary performance evaluation using UZURA which is a 10Gb Ethernet network adapter with PCI-X and FPGA, DMA data transfer is faster than CPU read and write registers on NIC regardless of data size and the latency of interrupt is very large(4.99us). So we decide to implement the data transfer mechanism using DMA and the notification mechanism using polling. As a result, our preliminary performance evaluation shows the proposed communication mechanism can achieve 4.03us latency and 1.02GB/s of throughput with 4KB transfer. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10463942 | |||||||
| 書誌情報 |
情報処理学会研究報告ハイパフォーマンスコンピューティング（HPC） 巻 2005, 号 81(2005-HPC-103), p. 103-108, 発行日 2005-08-04 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
