タイミング違反を利用した省電力プロセッサにおける履歴を用いた性能低下抑制手法

• Item type: SIG Technical Reports(1)
• 公開日: 2006-02-27
• タイトル: タイミング違反を利用した省電力プロセッサにおける履歴を用いた性能低下抑制手法
• タイトル / 言語: en
• タイトル: Mitigating Performance Penalty of Constructive Timing Violation Technique
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 九州工業大学
• 著者所属: 日立超LSIシステムズ
• 著者所属: 九州大学
• 著者所属(英): en
• 著者所属(英): Kyushu Institute of Technology
• 著者所属(英): en
• 著者所属(英): Hitachi ULSI Systems Co.,Ltd
• 著者所属(英): en
• 著者所属(英): Kyushu University
• 著者名: 千代延, 昭宏; 美馬, 和大; 佐藤寿倫
• 著者名(英): Akihiro, Chiyonobu; Kazuhiro, Mima; Toshinori, Sato
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，半導体の微細化技術の向上によりタイミング制約が重要視されている中で，高性能かつ低電力のプロセッサが求められている．我々は，タイミング違反を利用した低電力方式の提案をしてきた．本稿では，この建設的タイミング違反方式を適用することで被る，性能へのペナルティを削減する方式を検討している．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: While high-performance and low-power processors are still required, the wire delay problem due to the progress of semiconductor process technology is becoming serious, which results in severe timing constraints. To attack the problem, we proposed a typical-case-design methodology, which utilizes circuit-level timing speculation. We called it Constructive Timing Violation (CTV) technique. Unfortunately,processors, which utilize the CTV, suffer performance penalty due to verifying the circuit-level speculation. In this paper, we are trying to mitigate the penalty.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10463942
• 書誌情報: 情報処理学会研究報告ハイパフォーマンスコンピューティング（HPC）; 巻 2006, 号 20(2006-HPC-105), p. 145-150, 発行日 2006-02-27
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会