状態遷移記述を利用した順序回路テスト生成手法

• Item type: SIG Technical Reports(1)
• 公開日: 1989-10-24
• タイトル: 状態遷移記述を利用した順序回路テスト生成手法
• タイトル / 言語: en
• タイトル: Test Pattern Generation for Sequential Circuits using State Transition Descriptions
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 富士通研究所
• 著者所属(英): en
• 著者所属(英): FUJITSU LABORATORIES LTD.
• 著者名: 中田, 恒夫
• 著者名(英): Tsuneo, Nakata
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 状態遷移記述を利月した同期式順序回路のテスト生成手法について報告する。回路合成によって自動的に作られる回路は、規模は小さいがスキャン設計の適用がなされない場合が多いため自動テスト生成が難しくなる。他方で、合成が自動化され人間が論理を追跡しにくいことから、自動テスト生成の段階で高い故障検出率が要求される。本論文では、ある状態において検出可能な故障、遷移先を変更する故障、全く影響を与えない故障の集合を求め、仕様記述に与えられた状態遷移に従って、検出可能な故障の集合を大きくしていくテスト生成手法について述べている。更に、本テスト生成手法をより有効に活用する、付加回路量の小さいテスト容易化手法についても考察を加える。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper presents an automatic test pattern generation method for synchronous sequential circuits using state transition descriptions. Logic synthesis system generates relatively small circuits so far, whose automatic test pattern generation, however, tends to be very difficult since scan designs cannot be economically applied. Our method is based on the partitioning of fault sets at the states. Along with the state transitions specified by designers, the detectable fault set is expanded until the desirable fault coverage is attained. The designs for testability are also presented which are tightly coupled with the test pattern generation method.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1989, 号 90(1989-SLDM-049), p. 67-74, 発行日 1989-10-24
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会