多段論理合成における時間最適化の一手法

• Item type: SIG Technical Reports(1)
• 公開日: 1989-12-14
• タイトル: 多段論理合成における時間最適化の一手法
• タイトル / 言語: en
• タイトル: A Method of Timing Optimization of Multi - level Logic Synthesis
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: シャープ株式会社コンピュータシステム研究所
• 著者所属: シャープ株式会社コンピュータシステム研究所
• 著者所属: シャープ株式会社コンピュータシステム研究所
• 著者所属(英): en
• 著者所属(英): Computer Systems Laboratories, SHARP Corporation
• 著者所属(英): en
• 著者所属(英): Computer Systems Laboratories, SHARP Corporation
• 著者所属(英): en
• 著者所属(英): Computer Systems Laboratories, SHARP Corporation
• 著者名: 三浦, 順子; 竹田, 信弘; 神戸尚志
• 著者名(英): Junko, Miura; Nobuhiro, Takeda; Takashi, Kambe
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 論理設計の期間短縮のために、自動論理合成の技術が必要不可欠となっている。当社の論理合成システムLAURELでは、論理式・真理値表等を標準的な論理ゲートを用いて多段化した論理回路を局所変換することにより、所望の製造テクノロジに応じた回路を作成する。自動合成する回路は、設計者の要求を満たす必要があり、特に遅延時間に対しては厳密さが要求される。本稿では、当社の論理合成システムLAURELのテクノロジ・マッピングにおける時間最適化の手法を紹介する。本手法は、ルールベースと論理式展開を併用することでクリティカルパス上のゲートの段数を削減し、時間最適化を図るものである。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: LAUREL is a logic synthesis system for combinational logic. This system synthesizes multi-level logic from two-level logic and optimizes area and timing for a target technology by local transformation. Timing for a target technology by local transformation. Timing optimization is applied to satisfy the specification of delay constraint of the circuit. In this paper, we discuss about a timing optimization method in LAUREL. We reduce the number of the gate on critical paths and optimize timing condition using rule-based approarch and logic equation expansion.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1989, 号 108(1989-SLDM-050), p. 79-84, 発行日 1989-12-14
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会