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アイテム
機能設計支援システムSTLtoolsの図的入力法
https://ipsj.ixsq.nii.ac.jp/records/28274
https://ipsj.ixsq.nii.ac.jp/records/2827445949990-7f6c-46a5-adcf-3c9d40ca542e
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM89050004.pdf (1.0 MB)
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Copyright (c) 1989 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1989-12-14 | |||||||
| タイトル | ||||||||
| タイトル | 機能設計支援システムSTLtoolsの図的入力法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Schematic Entry for Top - down Hardware Synthesis System : STLtools | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| NTT交換システム研究所 | ||||||||
| 著者所属 | ||||||||
| NTT交換システム研究所 | ||||||||
| 著者所属 | ||||||||
| NTT交換システム研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NTT Communication Switching Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NTT Communication Switching Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NTT Communication Switching Laboratories | ||||||||
| 著者名 |
小林, 一夫
× 小林, 一夫
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| 著者名(英) |
Kazuo, Kobayashi
× Kazuo, Kobayashi
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 大規模化・構成の複雑化の進むハードウェアの設計を効率化するため、ハードウェアの機能仕様からゲート回路レベルの論理回路とマイクロプログラムを自動生成する機能設計支援システムSTLtoolsを開発した。このシステムでは、機能仕様の計算機入力、解析、保守及び設計者間の情報交換を同一の表現形式に統一するため、次のような特徴を備えた図的な機能記述法を採用した。(1)機能ブロック間の接続図と状態遷移図が記述でき、機能の複雑さ、要求される性能等に応じて使い分けられる。(2)接続図においては、グローバル信号の概念を導入し概要図から詳細図までトップダウン的に記述できる。(3)状態遷移図では、多相クロックを用いた同期動作モデルを導入し、多様な時間表現が可能である。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | A top-down hardware synthesis system (STLtools) generates automatically both gate-level circuits and micro-codes from a register transfer level (RTL) description. This paper proposes a new schematic notation as the RTL description medium. This notation consists of two types of diagrams : a functional block diagram and a state transition diagram. The functional block diagram allows a hardware designer to describe the RTL structure in the top-down manner using a concept of global signal. The state transition diagram uses a control model with multiple clock-phases. Consequently, the designer can specify various timing conditions of the RTL behavior. The designer can use properly either diagram according to cost and performance requirements of the hardware. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1989, 号 108(1989-SLDM-050), p. 23-30, 発行日 1989-12-14 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
