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アイテム
ローバスト性を考慮したスタック・オープン故障検出向きのテスト容易化設計について
https://ipsj.ixsq.nii.ac.jp/records/28258
https://ipsj.ixsq.nii.ac.jp/records/28258c1a5e171-1bb7-404c-a1bb-6618ee17d6ac
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1990 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1990-05-22 | |||||||
タイトル | ||||||||
タイトル | ローバスト性を考慮したスタック・オープン故障検出向きのテスト容易化設計について | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Testable Design for Stuck - open Faults with the Robustness | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
大阪大学工学部 | ||||||||
著者所属 | ||||||||
大阪大学工学部 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Osaka University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Osaka University | ||||||||
著者名 |
三浦, 幸也
× 三浦, 幸也
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著者名(英) |
Yukiya, Miura
× Yukiya, Miura
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | スタック・オープン故障時に,ゲートは見かけ上トライ?ステート素子になることに着目したテスト方法を提案する.提案した方法では,スタック・オープン故障の存在時にゲート出力をハイ・インピーダンス状態にするテスト・パターンを印加したあとに出力を直接アクセスし,スタック・オープン故障の有無をテストする.本方法を用いることにより1パターンでスタック・オープン故障のテストが可能となる.また,本方法の実装について述べる.更に,ICチップ内部のテスト・ポイントを再収斂ゲート出力点とし,テストのローバスト性を失うことなくテスト・ポイント数を減少させることができる.最後に,組合せ回路のベンチマーク回路に対するローバスト・テスト・パターン生成の結果を示す. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | We propose a new testable design method with the robustness. Since a faulty gate is regarded as a tri-state element, the gate output node can be set to arbitrary logic value from the outside of a circuit. In the proposed method, the testing is done by driving the gate output from the outside of the circuit under test and the method can be implemented relatively easily. To reduce the number of test points, we also consider a method for selecting internal test points without losing the property of the robustness. As a result, output nodes of reconvergent gates are used as internal test points. Experimental results of the pattern generation for some benchmark circuits are given. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 1990, 号 42(1990-SLDM-052), p. 1-8, 発行日 1990-05-22 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |