WEKO3
アイテム
実数値シミュレーションを利用した順序回路テスト生成手法
https://ipsj.ixsq.nii.ac.jp/records/28191
https://ipsj.ixsq.nii.ac.jp/records/28191715be658-d536-487d-ad2c-b9bbd7b94395
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM91059007.pdf (804.2 kB)
|
Copyright (c) 1991 by the Information Processing Society of Japan
|
|
| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1991-10-08 | |||||||
| タイトル | ||||||||
| タイトル | 実数値シミュレーションを利用した順序回路テスト生成手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | SeqentiaL Circuit Test Generation by Real Number Simulation | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| （株）日立製作所 日立研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所 日立研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所 日立研究所 | ||||||||
| 著者所属 | ||||||||
| （株）日立製作所 日立研究所 | ||||||||
| 著者所属 | ||||||||
| 日立エンジニアリング（株） | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Hitachi Enginering, co., Ltd. | ||||||||
| 著者名 |
彦根, 和文
× 彦根, 和文
|
|||||||
| 著者名(英) |
Kazunori, Hikone
× Kazunori, Hikone
|
|||||||
| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 実数値に拡張した論理シミュレーションを利用する順序回路用テスト生成手法を提案する。この手法はテスト生成問題を実数値の最適化問題に置き換え，一種の収束計算を行うことによりテストパターンを生成するものである。一般に順序回路のテスト入力は複数時刻にわたるパターン系列となることから，テストパターン系列全体を導出するために，複数時刻分の入力パターン系列毎に収束計算処理を行う。最後にISCAS'89ベンチマーク回路を用いた評価結果を示す。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper presents a test pattern generation method for sequential circuits using a real number simulation, called extended logic simulation. This method formulates a test generation problem as a real number optimization problem and generates a test pattern using a convergence calculation. In general, a test pattern sequence for a sequential circuit has several time periods. Here each convergence calculation is achieved for constant time periods to lead the whole test pattern sequence, Finally experimental results for ISCAS '89 benchmark circuits are given. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1991, 号 87(1991-SLDM-059), p. 43-49, 発行日 1991-10-08 |
|||||||
| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
