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アイテム
共有二分決定グラフを用いた順序回路のテスト生成法
https://ipsj.ixsq.nii.ac.jp/records/28137
https://ipsj.ixsq.nii.ac.jp/records/2813790bd8f8f-5f26-4bb4-a12e-162b0eddfbea
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1992 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1992-05-27 | |||||||
タイトル | ||||||||
タイトル | 共有二分決定グラフを用いた順序回路のテスト生成法 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Test Generation for Sequential Circuits Using Shared Binary Decision Diagrams | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
大阪大学工学部情報システム工学科 | ||||||||
著者所属 | ||||||||
大阪大学工学部情報システム工学科 | ||||||||
著者所属 | ||||||||
大阪大学工学部情報システム工学科 | ||||||||
著者所属 | ||||||||
大阪大学工学部情報システム工学科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Information System Engineering, Faculty of Engineering, OSAKA University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Information System Engineering, Faculty of Engineering, OSAKA University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Information System Engineering, Faculty of Engineering, OSAKA University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Information System Engineering, Faculty of Engineering, OSAKA University | ||||||||
著者名 |
崔淏鎔
× 崔淏鎔
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著者名(英) |
Hoyong, Choi
× Hoyong, Choi
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 本稿では、共有二分決定グラフを用いた同期式順序回路に対するテスト生成アルゴリズムを提案する。本手法は、正常?故障状態対を非明示的に数え挙げ、リセット状態から時間軸の前方向へ幅優先探索でテスト系列の探索を行なうアルゴリズムである。これは検査入力が存在すれば、必ずこれを求めることができる完全なアルゴリズムであり、特にテスト困難な故障と冗長な故障の検出に有効である。この手法に基づくテスト生成システムを実現し、ISCAS89ベンチマーク回路について実験を行なった結果、中規模の回路に対しては、現実的な時間内で検出率100%のテスト生成ができた。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | This paper presents a complete test pattern generation algorithm for synchronous sequential circuits based on Boolean function manipulation using shared binary decision diagrams. This algorithm enumerates all the fault-free-faulty state pairs implicitly and completely, and generates test patterns by breadth-first traversal from a reset state. It is a complete test generation algorithm for sequential circuits, that is, a fault can be surely detected if a test pattern sequence for the fault exists. Experimental results on ISCAS sequential benchmark circuits demonstrate that this algorithm can generate test pattern for all faults in reasonable time for medium-sized circuits and is very efficient for hard-to-detect and redundant faults. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 1992, 号 43(1992-SLDM-062), p. 161-166, 発行日 1992-05-27 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |