遅延考慮配置アルゴリズム

• Item type: SIG Technical Reports(1)
• 公開日: 1993-06-25
• タイトル: 遅延考慮配置アルゴリズム
• タイトル / 言語: en
• タイトル: A Performance driven Placement Algorithm
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 日本電気（株）C&Cシステム研究所
• 著者所属: NEC技術情報システム開発（株）
• 著者所属(英): en
• 著者所属(英): NEC Corporation
• 著者所属(英): en
• 著者所属(英): NEC Scientific Information System Development Ltd
• 著者名: 袖, 美樹子; 宮沢, 義幸
• 著者名(英): Mikiko, SodeTanaka; Yoshiyuki, Miyazawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 製造技術の進歩に伴いファンクションブロックのサイズは、小さくなってきている。その結果、回路の遅延時間の中で配線遅延が占める割合が大きくなってきている。また、配置はレイアウトの性能を左右する重要な部分である。そこで、遅延を考慮した高速で高性能な配置アルゴリズムが望まれている。我々はこれまで階層クラスタリング手法を用いた配置アルゴリズムについて発表を行なってきた。本稿では、階層クラスタリング手法を用いた配置アルゴリズムに対し、コストにより遅延を考慮する方法について述べる。特に、各ネットのパスへの影響度を求めるアルゴリズムについて述べる。計算機実験の結果、階層クラスタリング手法を用いた配置アルゴリズムで遅延を満足することができなかった例題に対しても、配線長の増加なしに遅延を満足する結果を得ることができることを確認した。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As technology advances, the size of modules in integrated circuits becomes smaller. Consequently, while the effect on intra-module delay becomes less significant, the effect on inter-module wire delay becomes more prominent. Thus, minimizing interconnecting wire delay becomes an important issue in improving VLSI circuit perfomance. We have proposed the hierachical clustering with min-cut exchange method. In this paper, we present a net weighting approach for timing driven placement in the hierachical clustering with min-cut exchange method. Computational results show that our algorithm is able to find a solution to satisfy the delay constraint.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1993, 号 55(1993-SLDM-067), p. 55-61, 発行日 1993-06-25
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会