レジスタ挿入手法を用いたFPGA上の回路試験

• Item type: SIG Technical Reports(1)
• 公開日: 1994-10-27
• タイトル: レジスタ挿入手法を用いたFPGA上の回路試験
• タイトル / 言語: en
• タイトル: Testing for Circuits realized as FPGAs using Register Insertion Method
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: NTT光ネットワークシステム研究所
• 著者所属: NTT通信網総合研究所
• 著者所属: NTT光ネットワークシステム研究所
• 著者所属(英): en
• 著者所属(英): NTT Optical Network Systems Laboratories
• 著者所属(英): en
• 著者所属(英): NTT Telecommunication Network Laboratory Group
• 著者所属(英): en
• 著者所属(英): NTT Optical Network Systems Laboratories
• 著者名: 坪井, 秀幸; 中田, 広; 宮崎, 敏明
• 著者名(英): Hideyuki, Tsuboi; Hiroshi, Nakada; Toshiaki, Miyazaki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では、FPGAにプログラムされた回路の試験を効率的に行う方法を提案する。FPGAを用いたシステムにおいては回路実現部以外にプログラミング機構に起因した回路の故障が考えられる。そのため従来のASICを対象として単一縮退故障モデルを仮定した試験方法および試験パタン生成法を単純にFPGA上の回路に対して適用することでは不十分である。従って、FPGAを前提に置きプログラムされた回路を対象にした新たな試験方法が必要である。本稿で提案する試験方法はFPGA内で回路として使用している部分へレジスタを挿入し、試験パタン生成などを容易にすることができる。ここでは、本手法を説明するとともに実験結果を用いて試験に必要なテストパタン数が大幅に削減されることを示す。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper presents an efficient test technique for circuits realized as Field Programmable Gate Arrays (FPGAs). In the FPGA system there are two kinds of hardware fault, the defect in configuration circuit parts and the fault in programming organization. In this reason, the conventional test techniques that treat a single stuck-fault model of ASICs are not enough to be used for FPGAs. Thus, we propose the testing method that is combined with two techniques; register insertion and pseudoexhaustive test. Using this method, the test pattern is generated easily. The number of test pattern by this method is tremendously reduced.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1994, 号 93(1994-SLDM-072), p. 55-60, 発行日 1994-10-27
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会