実数値シミュレーションに基づくテスト生成法の性能向上について

• Item type: SIG Technical Reports(1)
• 公開日: 1995-10-19
• タイトル: 実数値シミュレーションに基づくテスト生成法の性能向上について
• タイトル / 言語: en
• タイトル: On Improvement of an ATPG based on Real - valued Logic Simulation
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 三重大学
• 著者所属: 三重大学
• 著者所属: 三重大学
• 著者所属: 三重大学
• 著者所属(英): en
• 著者所属(英): Computer Engineering Laboratory Department of Electrical and Electronic Engineering Faculty of Engineering, Mie University
• 著者所属(英): en
• 著者所属(英): Computer Engineering Laboratory Department of Electrical and Electronic Engineering Faculty of Engineering, Mie University
• 著者所属(英): en
• 著者所属(英): Computer Engineering Laboratory Department of Electrical and Electronic Engineering Faculty of Engineering, Mie University
• 著者所属(英): en
• 著者所属(英): Computer Engineering Laboratory Department of Electrical and Electronic Engineering Faculty of Engineering, Mie University
• 著者名: 篠木, 剛; 内田, 智之; 北, 英彦; 林, 照峯
• 著者名(英): Tsuyoshi, Shinogi; Tomoyuki, Uchida; Hidehiko, Kita; Terumine, Hayashi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: シミュレーションベースのテスト生成法として実数値シミュレーション法がある。我々は、組合せ回路を対象にして、実数値シミュレーション法の基本能力の向上を試みた。すなわち、"実数値シミュレーション"の速度向上のために、(）故障箇所に対する有効ゲート以外の計算を冷去し、さらに、(）値が変化するゲート以外の計算を除去した。また、検出率向上のために、(）複数の乱数初期入力パターンによる逐次改善と(）各ゲート出力値の補正手法を導入した。その結果、実数値シミュレーション法によって、ISCAS85、組合せ回路としてのISCAS89のすべてのべンチマーク回路で、冗長故障を除く故障を、実用的な時間内で100％検出することができるようになり、実数値シミュレーション法の基本能力を大幅に向上させることができた。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: An ATPG based on real-valued logic simulation has already been proposed. We enhance its basic performance by introducing the following techniques to the combinational ATPG. For speeding up, (1) eliminating the computation for real-valued logic simulation of ineffective gates for detection of each fault and also (2) eliminating the computation for gates unreachable from the selected primary input in real-valued logic simulation. And for improving fault coverage, (3) the iterative improvement procedure by multiple random input patterns and (4) adjustment of the output real value of each gate. As a result, by the ATPG based on real-valued logic simulation, we have achieved 100% fault coverage for all the faults without redundant faults in each ISCAS'85 and ISCAS'89 (assuming full-scan) circuit in practical time.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1995, 号 99(1995-SLDM-077), p. 9-16, 発行日 1995-10-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会