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アイテム
非線形計画法に基づく並列タイミングドリブンスタンダードセル配置手法
https://ipsj.ixsq.nii.ac.jp/records/27890
https://ipsj.ixsq.nii.ac.jp/records/27890166ea624-a146-4b83-99e0-0033fca1b127
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM95078027.pdf (617.8 kB)
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Copyright (c) 1995 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1995-12-14 | |||||||
| タイトル | ||||||||
| タイトル | 非線形計画法に基づく並列タイミングドリブンスタンダードセル配置手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Parallel Timing Driven Standard Cell Placement Method with Nonlinear Programming | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 広島大学 工学部 | ||||||||
| 著者所属 | ||||||||
| 広島大学 工学部 | ||||||||
| 著者所属 | ||||||||
| 広島大学 工学部 | ||||||||
| 著者所属 | ||||||||
| 広島大学 工学部 | ||||||||
| 著者所属 | ||||||||
| 広島市立大学 情報科学部 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Engineering, Hiroshima University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Engineering, Hiroshima University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Engineering, Hiroshima University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Engineering, Hiroshima University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Information Sciences, Hiroshima City University | ||||||||
| 著者名 |
小野, 光博
× 小野, 光博
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| 著者名(英) |
Mitsuhiro, Ono
× Mitsuhiro, Ono
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では，VLSIチップのレイアウト設計において，与えられたタイミング制約を考慮し，マルチプロセッサワークステーション上で動作する並列スタンダードセル配置手法を提案する．並列処理の導入により大規模な回路に対しても実用的な計算時間でタイミング制約を満たす配置を求めることができる．提案配置手法は，まずタイミング制約を考慮した階層的回路分割に基づく高速な手法で初期配置を行い，次に非線形計画法に基づく手法で配置を改良する．最後に，タイミングを考慮した列割り当て手法でセルを列状に配置する．提案手法を4CPUマルチプロセッサワークステーション上に実現し実験を行った結果，提案手法の有効性を確認した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In this paper, we present a parallel performance driven placement method running on a multi-processor workstation for large scale standard cell layout. Adopting para11el processing allows us to obtain results for large scale circuits in a short computation time. In the proposed placement method, first, an initial placement is obtained with a fast performance driven hierarchical partitioning method. Next, an iterative improvement method by nonlinear programming improves the placement. Finally, row assignment considering timing constraint is performed. We have implemented the proposed method on a 4CPU multi-processor workstation and showed the effectiveness of the method from experimental results. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1995, 号 119(1995-SLDM-078), p. 163-168, 発行日 1995-12-14 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
