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アイテム
逐次改善的手法による組合せ回路の最大同時変化ゲート数の評価
https://ipsj.ixsq.nii.ac.jp/records/27874
https://ipsj.ixsq.nii.ac.jp/records/278744a2dd4c7-6c90-4df8-9657-63d0576100ae
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM95078011.pdf (462.0 kB)
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Copyright (c) 1995 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1995-12-14 | |||||||
| タイトル | ||||||||
| タイトル | 逐次改善的手法による組合せ回路の最大同時変化ゲート数の評価 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | An Iterative Improvement Method for Evaluating the Maximum Number of Simultaneous Switching Gates for Combinational Circuits | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 三重大学 | ||||||||
| 著者所属 | ||||||||
| 三重大学 | ||||||||
| 著者所属 | ||||||||
| 三重大学 | ||||||||
| 著者所属 | ||||||||
| 三重大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Mie University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Mie University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Mie University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Mie University | ||||||||
| 著者名 |
張凱
× 張凱
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| 著者名(英) |
Kai, Zhang
× Kai, Zhang
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | CMOS回路では、各ゲートのスイッチングと消費電力とは密接な関係がある。そこで、本報告では、組合せ回路における同時にスイッチングするゲート数の最大値を求めるための手法を提案する。本手法は、最適化の一手法である反復敗善法に基づいている。乱数で与えた初期入力ベクトルペアを、回路中の同時スイッチングゲート数が増える方向に、1ピンずつ順番に改善していく。これで得られる同時スイッチングゲート数の最大値は初期入力ベクトルペアに依存するため、複数の異なる切期入力ベクトルペアに対して改善を試み、最大スイッチングゲート数を得る。さらに、複数ピンを単位にして順番に改善する手法に拡張した。ISCAS'85のベンチマーク回路を用いた実験により、本手法の有効性が示された。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | The switching gates in CMOS logic circuits are closely related to the power dissipation. This paper presents a new method of evaluating the maximum number of simultaneous switching gates for combinational circuits. In this method, an initial primary input vector pair is iteratively improved through changing its values pin by pin orderly so as to increase the number of switching gates in the circuit. To find a larger number of switching gates, the procedure is repeated with the different initial vector pairs generated randomly. Also, our method is extended to the method with multiple selected pins. Experimental results for ISCAS benchmark circuits show the effectiveness of our method. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1995, 号 119(1995-SLDM-078), p. 65-70, 発行日 1995-12-14 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
