実数値シミュレーションに基づくテスト容易性評価モデル

• Item type: SIG Technical Reports(1)
• 公開日: 1996-10-17
• タイトル: 実数値シミュレーションに基づくテスト容易性評価モデル
• タイトル / 言語: en
• タイトル: Toward a Testability Measurement Model Based on Real - Valued Logic Simulation
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: （財）九州システム情報技術研究所
• 著者所属: 九州大学大学院システム情報科学研究科情報工学専攻
• 著者所属(英): en
• 著者所属(英): Institute of Systems & Information Technologies/KYUSHU
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Communication Engineering, Graduate School of Information Science and Electrical Engineering, Kyushu University
• 著者名: 伊達, 博; 安浦, 寛人
• 著者名(英): Hiroshi, Date; Hiroto, Yasuura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 実数値シミュレーションは，テスト生成に応用され，高品質なテスト生成が可能であることが知られている．しかしながら，テスト容易化という観点からの議論は，十分とは言えない．本論文では，論理ゲートレベルの回路に対して，実数値シミュレーションを用いたテスト容易性を判定するためのモデルを提案する．そして本モデルを用いたテスト容易化設計DFHITついて述べ，今後の研究方針を述べる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Real-valued logic simulation was applied to a test generation problem. Then it is reported to generate high quality test pattern. However from the view point of design for test, there is not sufficient discussion. In this paper, We propose a model judging testaility for logic gate level circuits. based on real-valued logic simulation, and describe a design for test using this model, called DFHIT. Also we describe our future plan.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1996, 号 101(1996-SLDM-081), p. 103-107, 発行日 1996-10-17
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会