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アイテム
入力パタン並列故障シミュレーションの高速化手法
https://ipsj.ixsq.nii.ac.jp/records/27845
https://ipsj.ixsq.nii.ac.jp/records/278451bc33341-7e3d-451e-80a1-ba889941adc9
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1996 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1996-10-17 | |||||||
タイトル | ||||||||
タイトル | 入力パタン並列故障シミュレーションの高速化手法 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | A Fast Fault Simulation Algorithm Based on the Parallel - Pattern Single - Fault Propagation | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
早稲田大学理工学部電子通信学科 | ||||||||
著者所属 | ||||||||
早稲田大学理工学部電子通信学科 | ||||||||
著者所属 | ||||||||
早稲田大学理工学部電子通信学科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. of Electronics and Communication Engineering Waseda University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. of Electronics and Communication Engineering Waseda University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. of Electronics and Communication Engineering Waseda University | ||||||||
著者名 |
桃枝孝一郎
× 桃枝孝一郎
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著者名(英) |
Koichiro, Momoeda
× Koichiro, Momoeda
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 故障シミュレーションとは,与えられたテストパタン系列によって検出可能な故障を調べることである.従来,高速な故障シミュレーション手法として,入力パタン並列故障シミュレーション(PSFP:Parallel?Pattern Single?Fault Propagatio)法およびCPT (ritical Path Tracin)法を組み合わせて適用したものがある.しかしながら,PPSFP法はCPT法に比較し処理時間を多く必要とするため,故障シミュレーションの高速化には,PPSFP法の処理量の削減が不可欠とされている.本稿では,このような観点から故障シミュレーションの高速化手法を提案する.提案手法は,CPT法における故障伝搬情報を利用することにより,PPSFP法の処理量を削減する.提案手法を計算機上に実装し,ISCAS'85ベンチマーク回路を用いた計算機実験により,提案手法の有効性を評価する. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Fault simulation is a method for examining the faults detected by a given set of test patterns. Combining PPSFP (the Parallel-Pattern Single-Fault Propagation) with the CPT (the Critical Path Tracing) is efficient for reducing computation time for fault simulation. Since PPSEP requires more computation time than CPT, however, reducing computation time for PPSFP is indispensable for faster fault simulation. From that viewpoint, this paper proposes a fast fault simulation algorithm. The algorithm reduces computation time for PPSFP by fault propagation informations given by CPT. Experimental results on ISCAS'85 benchmark circuits demonstrate its efficiency and effectiveness. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 1996, 号 101(1996-SLDM-081), p. 97-102, 発行日 1996-10-17 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |