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アイテム
論理合成を用いた低消費電力回路への自動変換手法
https://ipsj.ixsq.nii.ac.jp/records/27802
https://ipsj.ixsq.nii.ac.jp/records/27802a353405c-2bd7-4a18-9bca-fb1f658f676a
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM97084002.pdf (501.2 kB)
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Copyright (c) 1997 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1997-05-23 | |||||||
| タイトル | ||||||||
| タイトル | 論理合成を用いた低消費電力回路への自動変換手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | An optimization technique to low power circuit using logic synthesis | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| NECテレコムシステム | ||||||||
| 著者所属 | ||||||||
| NECテレコムシステム | ||||||||
| 著者所属 | ||||||||
| NEC | ||||||||
| 著者所属 | ||||||||
| NEC | ||||||||
| 著者所属 | ||||||||
| NEC | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NEC Telecom Systems Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NEC Telecom Systems Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NEC Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NEC Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| NEC Corporation | ||||||||
| 著者名 |
中木, 琢夫
× 中木, 琢夫
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| 著者名(英) |
Takuo, Nakaki
× Takuo, Nakaki
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | LSIの低電力化のため、フリップフロップがデータを更新しない間、更新するか否かを制御する信号を用いてクロックを止める回路構成（以降ゲーテッドクロックと呼ぶ）を用いている。今回我々は、この制御信号（以降Enableと呼ぶ）に着目し、Enableオフ時には自フリップフロップの出力をデータ入力に帰還する回路（以降Recirculation Logicと呼ぶ）を、クロック側に制御回路を挿入したゲーテッドクロック回路に自動変換する手法を提案する。本手法により、HDL等を用いたRTL設計段階では低電力化を意識せず、1相同期回路設計が可能であり、さらに複数のRecirculation Logicに使用されるセレクタが一つのクロック制御回路に変換されるため回路規模が削減できる。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | The power consumption of the circuit can be reduced by the gated clock technique to stop the clock signal at each flipflop while it must keep the previous value. We propose a new methodology which translates the recirculation logic circuits into the gated clock dircuits automatically. Using our methodology, large-scale circuits can be designed at register transfer level without any consideration of power consumption. Furthermore the reduction of the selectors may cause the reduction of total size of the circuits. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1997, 号 50(1997-SLDM-084), p. 9-15, 発行日 1997-05-23 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
