セレクタを効率的に利用した論理回路合成手法

• Item type: SIG Technical Reports(1)
• 公開日: 1997-05-23
• タイトル: セレクタを効率的に利用した論理回路合成手法
• タイトル / 言語: en
• タイトル: A Logic Synthesis Method Utilizing Selectors
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京大学工学部浅田研究室（VLSIセンター）
• 著者所属: 東京大学工学部浅田研究室（VLSIセンター）
• 著者所属(英): en
• 著者所属(英): Faculty of Eng. (VDEC), Univ. of Tokyo
• 著者所属(英): en
• 著者所属(英): Faculty of Eng. (VDEC), Univ. of Tokyo
• 著者名: 鳥居, 隆史; 浅田, 邦博
• 著者名(英): Takashi, Torii; Kunihiro, Asada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 従来の論理合成手法はあらゆる論理、ゲート・ライブラリに対応するために人手設計に劣る場合がある。本研究ではセレクタを利用することに注目して従来の論理合成手法では見落としてしまう最適解を求める。セレクタの利用のために論理の対称性を利用する。論理から対称性を抽出する方法、回路から抽出する方法、論理分割を行なってから対称性を抽出する方法の3つの方法を開発した。これらによって15%の論理で従来の論理合成手法より回路規模の縮小ができた。さらに論理の特性とセレクタの利用効率の関係から計算時間の短縮ができることを示した。また、マルチプレクサ・ベースのFPGA合成ツールとの比較を行ない、本研究の手法が効果があることを示した。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: We have studied a new logic synthesis algorithm by utilizing selector circuits to improve the weak point that the conventional logic synthesis algorithms synthesize using all the logics mapped to a lot of gate libraries, so that in some cases their performance is worse than human design. We have proposed three logic synthesis methods that use symmetry of logic, circuit and decomposed diagram to utilize selectors. Using these methods together, we have demonstrated that about 15% of logic benchmarks are better than the conventional method, and synthesis time is minimized by efficiency of using selectors depending on the characteristics of logic. We have also shown the present method is effective compared with FPGA synthesis tools targeted to multiplexor-based designs.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1997, 号 50(1997-SLDM-084), p. 1-8, 発行日 1997-05-23
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会