自律再構成可能な格子結合型マルチプロセッサシステムのハードウェア構成

• Item type: SIG Technical Reports(1)
• 公開日: 1998-12-10
• タイトル: 自律再構成可能な格子結合型マルチプロセッサシステムのハードウェア構成
• タイトル / 言語: en
• タイトル: A Hardware System of Self - Reconfigurable 2D - Mesh Multiprocessor
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 北陸先端科学技術大学院大学 情報科学研究科
• 著者所属: 北陸先端科学技術大学院大学 情報科学研究科
• 著者所属: 北陸先端科学技術大学院大学 情報科学研究科
• 著者所属(英): en
• 著者所属(英): School of Information Science, Japan Advanced Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): School of Information Science, Japan Advanced Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): School of Information Science, Japan Advanced Institute of Science and Technology
• 著者名: 山田, 順也; 阿部, 亨; 堀口, 進
• 著者名(英): Junya, Yamada; Toru, Abe; Susumu, Horiguchi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，大規模な計算を高速に処理するために，多数のProcessing Element (PE)を相互結合網で接続した超並列計算機に関する研究が盛んに行われている．超並列計算機には多数のプロセッサが存在するため，プロセッサの故障回避を考慮したシステムのフォールトトレランスが重要な問題である．超並列計算機の一つである格子結合型マルチプロセッサのプロセッサ故障回避として，トラックとスイッチを用いた再構成手法がいくつか提案されている．しかし，従来の再構成手法はアルゴリズムの解析に重点がおかれたシミュレーション評価に留まっており，ハードウェアへの実装については考慮されていない，本稿では，自律再構成が可能な格子結合型マルチプロセッサシステムのハードウエア実装について検討する．また，自律再構成が可能な格子結合型マルチプロセッサシステムの再構成時間，冗長な回路量について検討し，FPGA上に実装した場合の評価を行う．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: To achieve high-performance computing for large scale advanced applications, many researchers have been studying massively parallel computers consisting of a large number of processing elements(PEs). A Fault-tolerance is one of the critical problems to construct massively parallel computers. Several reconfiguration architectures using spare PEs, tracks and switches have been proposed for 2D-mesh multiprocessor systems. Several reconfiguration schemes of 2D-mesh array theoretically discussed by only simulations. However, a hardware implementation of the reconfiguration algorithms to achieve fault-tolerance have not been studied yet. We propose new hardware systems to achieve self-reconfiguration of 2D-mesh multiprocessor systems. The hardware systems are implemented on FPGAs and evaluated on reconfiguratoion times and the number of gates required for redundant circuits.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 1998, 号 113(1998-SLDM-090), p. 1-8, 発行日 1998-12-10
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会