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アイテム
パス遅延故障のテストにおけるパス選択手法について
https://ipsj.ixsq.nii.ac.jp/records/27695
https://ipsj.ixsq.nii.ac.jp/records/27695502b084f-c26d-4f09-947e-d22825bdf666
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1999 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1999-02-04 | |||||||
タイトル | ||||||||
タイトル | パス遅延故障のテストにおけるパス選択手法について | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Path Selection for Path Delay Testing | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
九州工業大学 情報工学部 電子情報工学科 | ||||||||
著者所属 | ||||||||
九州工業大学 情報工学部 電子情報工学科 | ||||||||
著者所属 | ||||||||
九州工業大学 情報工学部 電子情報工学科 | ||||||||
著者所属 | ||||||||
アイオワ大学 電気コンピュータ学科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Computer Science and Electronics Dept., Kyushu Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Computer Science and Electronics Dept., Kyushu Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Computer Science and Electronics Dept., Kyushu Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Electrical and Computer Eng. Dept., University of Iowa | ||||||||
著者名 |
村上, 敦
× 村上, 敦
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著者名(英) |
Atsushi, Murakami
× Atsushi, Murakami
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 高性能なVLSIでは,高い信頼性を保証するために遅延故障のテストが重要となる。しかし遅延故障のテストに有効なパス遅延故障モデルには、パス数が回路規模に対して指数関数的に増大する問題がある。パス遅延故障のテストを実現するためにはテストの対象となるパスを限定する必要があるが、パス数を十分に限定出来ない、またはテスト対象のパスにテスト不能なパスが含まれる等の問題がある。本論文では、より有効なパス選択手法として、各信号線に対して機能的活性化可能な最大遅延を与えるパスを抽出する手法を提案する。実験では、提案手法によってより小さなテストの対象となるパス集合を得られたことを示す。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | For high-performance VLSIs, delay fault testing has gained increasing the importance for circuit's reliability. However, the previous methods to select paths for path delay testing which can powerfully give guarantees on the behavior of the circuit has mainly two problems. One is that these methods cannot reduce paths enough for test generation, and the other is that a path set occasionally contains a large number of untestable paths. In this paper, we propose a more efficient method for path selection that based on the approach to select the longest functionally sensitizable paths for each line. Experimental results show that the proposed method can earn a smaller set of paths to be tested. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 1999, 号 12(1998-SLDM-091), p. 59-65, 発行日 1999-02-04 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |