ディジタル信号処理向けプロセッサコアのPacked SIMD型ハードウェアユニット生成手法

• Item type: SIG Technical Reports(1)
• 公開日: 2001-05-17
• タイトル: ディジタル信号処理向けプロセッサコアのPacked SIMD型ハードウェアユニット生成手法
• タイトル / 言語: en
• タイトル: A Hardwareunit Generation Algorithm for Packed SIMD Type Functional Units of Digital Signal Processor Cores
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属: 北九州市立大学国際環境工学部情報メディア工学科／早稲田大学理工学部総合研究センター
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Information and Media Sciences, the University of Kitakyushu/Advanced Research Institute for Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者名: 宮岡, 祐一郎; 戸川, 望; 柳澤, 政生; 大附, 辰夫
• 著者名(英): Yuichiro, Miyaoka; Nozomu, Togawa; Masao, Yanagisawa; Tatsuo, Ohtsuki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 1個のbビット演算ユニットを用いてn個のb/nビット演算を実現するPacked SIMD型命令は画像処理などに有効である．Packed SIMD型命令を持つプロセッサコアをハードウェア/ソフトウェア協調合成システムによって合成するとき，必要な命令が実行できるPacked SIMD型演算ユニットを構成し面積と遅延を高速に見積もることが要求される．そこで，本稿では複数のハードウェアユニットを高速に構成するPakced SIMD型ハードウェアユニット生成手法を提案する．本手法は，1つのハードウェアユニットで実行される命令の集合と，生成されるハードウェアユニットの面積と遅延の制約を入力とし，ハードウェアユニットに必要となる部分機能を抽出して，その部分機能を実現するハードウェアを組み合わせることでハードウェアユニット構成を複数列挙し面積と遅延の見積もり値を出力する．提案手法を計算機上に実装しPacked SIMD型演算ユニットに適用した結果を示しその有効性を評価する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Consider to synthesize a processor core with packed SIMD type instructions by a hardware/software cosynthesis system. The system is required to configure functional units executing packed SIMD type instructions and obtain the area and delay of the functional units to evaluate the synthesized processor core. This paper proposes a hardware unit generation algorithm for packed SIMD type functional units. Given a set of instructions to be executed by a hardware unit and constraints for area and delay of the hardware unit, the proposed algorithm extracts a set of subfunctions to be required by the hardware unit and generates more than one architecture candidates for the hardware unit. The algorithm also outputs the estimated area and delay of each of the generated hardware units. The execution time of the proposed algorithm is very short and thus it can be easily incorporated into the processor core synthesis system. Experimental results for packed SIMD type functional units demonstrate effectiveness and efficiency of the algorithm.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2001, 号 42(2001-SLDM-101), p. 7-13, 発行日 2001-05-17
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会