算術演算回路のレイアウトのためのビットスライス構造の抽出

• Item type: SIG Technical Reports(1)
• 公開日: 2001-11-28
• タイトル: 算術演算回路のレイアウトのためのビットスライス構造の抽出
• タイトル / 言語: en
• タイトル: Bit - slice Extraction of Arithmetic Circuits for Layout Design
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 名古屋大学大学院工学研究科情報工学専攻
• 著者所属: 名古屋大学大学院工学研究科情報工学専攻
• 著者所属: 名古屋大学大学院工学研究科情報工学専攻
• 著者所属(英): en
• 著者所属(英): Department of Information Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Department of Information Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Department of Information Engineering, Nagoya University
• 著者名: 小川, 雄史; 高木, 一義; 高木, 直史
• 著者名(英): Yushi, Ogawa; Kazuyoshi, Takagi; Naofumi, Takagi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 多くの算術演算回路はビットスライス構造と呼ばれる特徴的な回路構造をもつ。ビットスライス構造をもつ回路には入力データの各ビットを計算をする部分回路の間に規則性が存在する。この構造を回路から抽出し、レイアウトに反映させることによって総配線長の減少や小面積化が期待できる。本稿では算術演算回路のビットスライス構造の抽出手法を提案する。提案手法は、ネットリストに現れる規則的な回路構造の情報とHDL記述の情報を利用してビットスライス構造を抽出する。本手法を実装し、実験により配列型乗算器や互除法に基づく有限体上の除算器などの算術演算回路でビットスライス構造が抽出できることを示した。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Many arithmetic circuits have bit-sliced structure and exhibit regularities between each subicircuits that compute each bit of data. These regularities can be used to reduce the area and the wire length of the layout. In this report, we propose a method that extracts these bit-sliced structures of arithmetic circuits using information provided by the corresponding net-list and the HDL description. By using our method, extraction of bit-sliced structures of arithmetic circuits such as the array multiplier and the divider over a finite field based on Euclidean algorithm, was capable as shown in the experimental results.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2001, 号 117(2001-SLDM-103), p. 45-50, 発行日 2001-11-28
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会