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キャッシュ制御用マルチキャストネットワークMINCチップを用いたスイッチ結合型並列計算機SNAIL－2の評価
https://ipsj.ixsq.nii.ac.jp/records/27506
https://ipsj.ixsq.nii.ac.jp/records/275066d499483-ad9c-4a3f-8d0f-bd0460072a6d
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM02106013.pdf (1.2 MB)
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Copyright (c) 2002 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2002-05-23 | |||||||
| タイトル | ||||||||
| タイトル | キャッシュ制御用マルチキャストネットワークMINCチップを用いたスイッチ結合型並列計算機SNAIL－2の評価 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Evaluation of the MINC mechanism with a multiprocessor SNAIL - 2 | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 慶応義塾大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 慶応義塾大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 慶応義塾大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 慶応義塾大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 慶応義塾大学理工学部 | ||||||||
| 著者所属 | ||||||||
| 慶応義塾大学理工学部 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Keio University | ||||||||
| 著者名 |
白石, 大介
緑川, 隆
茂野, 真義
田辺, 靖貴
金森, 勇壮
天野, 英晴
× 白石, 大介 緑川, 隆 茂野, 真義 田辺, 靖貴 金森, 勇壮 天野, 英晴
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| 著者名(英) |
Daisuke, Shiraishi
Takashi, Midorikawa
Masayoshi, Shigeno
Yasuki, Tanabe
Yuso, Kanamori
Hideharu, Amano
× Daisuke, Shiraishi Takashi, Midorikawa Masayoshi, Shigeno Yasuki, Tanabe Yuso, Kanamori Hideharu, Amano
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | MINを用いた並列計算機において、共有メモリアクセスのレイテンシやネットワークのトラフィックを少なくするためのキャッシュ制御機構としてMINC〔MIN with Cachecontrol mechanism〕が提案された。MINCは高速かつ効率のよいキャッシュ制御を目的としており、このキャッシュ制御用マルチキャストネットワークをVLSIに実装を行った。現在MINCを用いた並列計算機SNAIL-2は4プロセッサ、4メモリモジュールで動作可能である。そこで、SNAIL-2上に並列アプリケーション集であるSPLASH-2を用いて、MINCの評価を行った結果、MINCにより高速かつ効率の良いキャッシュ制御が可能であることがわかった | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Multistage Interconnection Network(MIN) has been researched for connecting processors and shared memory modules in a middle scale multiprocessor. Although private cache is an essential mechanism to reduce the network latency and netowrk traffic, the consitency problem is hard to be solved. To address this problem, a special hardware mechanism called MINC(MIN with Cache control mechanism) was proposed and implemented, and a multiprocessor called SNAIL-2 has been developed for evaluating the performance of the MINC network. Now, a prototype with 4 processors and 4 memory modules is available, while the full scale system consists of 16 processors and 16 memory modules. The MINC network performance of SNAIL-2 is evaluated with some programs from the benchmark application suit "SPLASH-2", and a performanc improvement is achieved compared with those without MINC. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2002, 号 46(2002-SLDM-106), p. 73-78, 発行日 2002-05-23 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
