WEKO3
アイテム
並列キュープロセッサの基本設計
https://ipsj.ixsq.nii.ac.jp/records/27481
https://ipsj.ixsq.nii.ac.jp/records/27481aaca63a3-3379-4281-a4ce-c577290ea834
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM02107010.pdf (1.1 MB)
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Copyright (c) 2002 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2002-11-27 | |||||||
| タイトル | ||||||||
| タイトル | 並列キュープロセッサの基本設計 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Fundamental Design of a Parallel Queue Processor | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems University of Electro - Communications. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems University of Electro - Communications. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems University of Electro - Communications. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems University of Electro - Communications. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems University of Electro - Communications. | ||||||||
| 著者名 |
BenA.ABDERAZEK
× BenA.ABDERAZEK
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| 著者名(英) |
Ben, A.Abderazek
× Ben, A.Abderazek
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 我々の提案する並列キュープロセッサは、命令レベルの並列実行による性能向上と小さなプログラムコードサイズという利点を備えている。これは、キュー計算モデルの性質により、前後の命令官にデータの依存関係（レジスタ競合）が発生する可能性が低いことと、命令にレジスタ師弟部が必要ないことに基づいている。本稿では、並列キュープロセッサの基本設計と基礎的な性能特性について報告する。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | We propose a Parallel Queue Processor architecture based on the queue computation model. The Parallel Queue Processor has advantages in instruction level parallelism and samll size of executable code. These characteristics come from the queue computation model's features: probability of occurence of data dependency (register conflict) between contiguous instrustions are low and explicit specifications of registers are not required in executable code. A fundamental design of a Parallel Queue Processor and simulation results of preliminary eveluation are mentioned in this paper. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2002, 号 113(2002-SLDM-107), p. 55-60, 発行日 2002-11-27 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
