ハードウェアIPの応答時間を考慮したプロセッサコアのハードウェア／ソフトウェア分割手法

• Item type: SIG Technical Reports(1)
• 公開日: 2003-01-28
• タイトル: ハードウェアIPの応答時間を考慮したプロセッサコアのハードウェア／ソフトウェア分割手法
• タイトル / 言語: en
• タイトル: A Hardware/Software Partitioning Algorithm for Micro Processors Based on Response Time of Hardware IPs
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属: 北九州市立大学国際環境工学部情報メディア工学科／早稲田大学理工学総合研究センター
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Information and Media Sciences, The University of Kitakyushu/Advanced Research Institute for Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者名: 田川, 博規; 小原俊逸; 戸川, 望; 柳澤, 政生; 大附, 辰夫
• 著者名(英): Hiroki, Tagawa; Shunitsu, Kohara; Nozomu, Togawa; Masao, Yanagisawa; Tatsuo, Ohtsuki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，ハードウェアIPの応答時間を考慮したプロセッサコアのハードウェア/ソフトウェア分割手法を提案する．我々は対象とするアプリケーションに応じて利用するハードウェアIPを始めに決定した上で，機能・性能に過不足の無いプロセッサコアを合成するシステムLSI設計アプローチを提案している．そこで適切な構成をもったプロセッサコアを合成するためには，ハードウェアIPの応答時間を考慮したハードウェア/ソフトウェア分割が有効である．提案手法はハードウェアIPの応答時間を命令レベルで考慮することで既存手法を拡張しており，これによりプロセッサコアとハードウェアIPが独立したタスクを効率良く並列実行することが可能となる．計算機実験により提案手法を評価し，本設計アプローチの有効性を示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper proposes a hardware/software partitioning algorithm based on response time of hardware IPs. We have been developing a new design approach which first determines the hardware IPs, then co-synthesizes a processor core. Our approach realizes an application-specific system LSI including the processor core that contains only the necessary functionalities. We can reduce an unnecessary functionalities by hardware/software partitioning for micro processors based on response time of hardware IPs. Our algorithm obtains hardware response time of hardware IPs at instruction level. That realizes the efficient parallel execution of hardware and software. THe experimental results show effectiveness of the proposed algorithm and our new approach.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2003, 号 7(2002-SLDM-108), p. 93-98, 発行日 2003-01-28
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会