WEKO3
アイテム
論理関数の畳み込み機構を導入した省面積FPGAの実現と評価
https://ipsj.ixsq.nii.ac.jp/records/27452
https://ipsj.ixsq.nii.ac.jp/records/274524f7b8b50-597b-4371-8bbb-75bdebd802b4
名前 / ファイル | ライセンス | アクション |
---|---|---|
![]() |
Copyright (c) 2003 by the Information Processing Society of Japan
|
|
オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
---|---|---|---|---|---|---|---|---|
公開日 | 2003-01-28 | |||||||
タイトル | ||||||||
タイトル | 論理関数の畳み込み機構を導入した省面積FPGAの実現と評価 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Area Efficient FPGA Architecture with Logic Function Folding | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学情報科学研究科 | ||||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学情報科学研究科 | ||||||||
著者所属 | ||||||||
京都大学情報学研究科 | ||||||||
著者所属 | ||||||||
早稲田大学情報生産システム研究科 | ||||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学情報科学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Information Science, Nara Institute of Science and Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Information Science, Nara Institute of Science and Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Informatics, Kyoto University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Information, Production and systems, Waseda University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Information Science, Nara Institute of Science and Technology | ||||||||
著者名 |
梶原, 裕嗣
× 梶原, 裕嗣
|
|||||||
著者名(英) |
Hirotsugu, Kajihara
× Hirotsugu, Kajihara
|
|||||||
論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 論理関数の畳み込み機構を導入した新しい省面積FPGAの機構とその実現手法を提案し,LSI実現での面積および遅延の評価を示す.配線構造としては,広く用いられているislandスタイルに基づいている.複数のベンチマーク回路での評価により,通常の4-1LUTと比較して,最大で32.4%,平均でも12%の面積削減が可能であることがわかった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | The paper describes an area efficient FPGA architecture based on LUTs with logic function folding. Each LUT is a 3-1 LUT but is enhanced to implement a full adder function with only one LUT. The area of our 3-1 LUT is about 56% compared to that of a simple 4-1 LUT. In the paper, we measure not only the LUT area but also the area of routing resource. We adopt the well-known island style-architecture for the routing mechanism, and find that the total FPGA area can be saved up to 32.4% and on average 12% by the experiments on several benchmark circuits compared to FPGA architecture based on 4-1 LUTs. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 2003, 号 7(2002-SLDM-108), p. 37-42, 発行日 2003-01-28 |
|||||||
Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |