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非同期式回路自動合成の高速化について
https://ipsj.ixsq.nii.ac.jp/records/27358
https://ipsj.ixsq.nii.ac.jp/records/27358ef4880d0-3c38-46d4-adb4-5e7f09caf36b
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2003 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2003-11-27 | |||||||
タイトル | ||||||||
タイトル | 非同期式回路自動合成の高速化について | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | On the Acceleration of Asynchronous Circuit Synthesis | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
国立情報学研究所情報基盤研究系 | ||||||||
著者所属 | ||||||||
Electrical and Computer Engineering University of Utah | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Infrastructure Systems Research Division, National Institute of Informatics | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Electrical and Computer Engineering, University of Utah | ||||||||
著者名 |
米田, 友洋
× 米田, 友洋
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著者名(英) |
Tomohiro, Yoneda
× Tomohiro, Yoneda
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 本報告では,非同期式回路の仕様を出力線1本毎に分割し,その各々に対して論理合成を行うことにより,回路全体を高速に合成する手法について考察する.仕様の規模が大きくなると,論理合成に要するコストは急激に増加するため,分割により使用を小規模に抑えることにより,本手法は従来合成不可能であった規模の回路合成を可能とする.本手法では,まず,着目する出力とそのトリガ信号のみを持つように,与えられた仕様を縮退する.もし,トリガ信号だけでは入力として不十分であり,合成に失敗する場合には,この縮退仕様の状態空間を調べ,最低限必要な入力線を決定する.本稿では,入力線決定アルゴリズムの詳細を述べるとともに,プロトタイプによる実験結果も示す. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | This paper presents a decomposition-based logic synthesis method for speed-independent circuit design such that each output is synthesized individually. Since the cost of logic synthesis increases rapidly as the specificationbecomes larger, this approach that keeps the specification small by decomposition can potentially be applied to synthesize circuits for which the conventional methods cannot be successfully applied. The proposed method begins by reducing the specification to include only the output of interest and is trigger signals. Next, if the synthesis process fails due to the lack of sufficient input signals, the reachable state space for this reduced specification is analyzed to determine a minimal number of additional input signals. This paper presents the details of this input decision algorithm, and also shows some experimental results. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 2003, 号 120(2003-SLDM-112), p. 79-84, 発行日 2003-11-27 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |