強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について

• Item type: SIG Technical Reports(1)
• 公開日: 2003-11-27
• タイトル: 強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について
• タイトル / 言語: en
• タイトル: An Improvement of the Test Plan Generation Algorithm for Strongly Testable Datapaths
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 広島市立大学大学院情報科学研究科
• 著者所属: 広島市立大学情報科学部
• 著者所属: 広島市立大学情報科学部
• 著者所属: 日本大学生産工学部
• 著者所属: 奈良先端科学技術大学院大学情報科学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Hiroshima City University
• 著者所属(英): en
• 著者所属(英): Faculty of Information Sciences, Hiroshima City University
• 著者所属(英): en
• 著者所属(英): Faculty of Information Sciences, Hiroshima City University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): Graduate School of Info. Science, Nara Institute of Science and Technology
• 著者名: 岡本, 直己; 市原, 英行; 井上, 智生; 細川, 利典; 藤原, 秀雄
• 著者名(英): Naoki, Okamoto; Hideyuki, Ichihara; Tomoo, Inoue; Toshinori, Hosokawa; Hideo, Fujiwara
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 大規模集積回路に対するテスト生成を効率よく行う方法として，階層テスト生成法[2]がある．本研究では，階層テスト容易化設計法である，教可検査性に基づくレジスタ転送レベルデータパスのテスト容易化設計法[3]の改良について考察する．従来法[3]を構成する手続きの1つである制御林生成アルゴリズムに着目し，生成される制御経路のタイミング衝突(１つの外部入力から，１つのモジュールの異なる２つの入力までの制御経路の順序進度が等しいこと)の発生を回避するヒューリスティックアルゴリズムを提案する．この結果，ホールド機能を付加するレジスタ数を削減することができる．さらに，モジュールの入力に接続されたレジスタの情報をタイミング衝突の尺度で表現することで，提案するアルゴリズムが，従来法[3]の制約条件を満たさないデータパスに対しても，有効なテストプランを生成可能であることを示す．実験により，提案するヒューリスティックアルゴリズムが，追加するホールド機能(ハードウェアオーバヘッド)およびテスト実効時間を削減できることを示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Hierarchical test generation [2] is an efficient method of test generation for VLSI circuits. In this work, we study and improvement of the DFT method [3] based on strong testability of Resister-Transfer level (RTL) datapaths. We focus on the algorithm, which is a part of the DFT/test plan generation algorithm [3], for generating a controlling forest in a given RTL datapath, we propose a heuristic algorithm for finding a controlling forest without time conflict As a result, it can reduce the number the number of registers with hold operation. Furthemore, we show that our proposed algorithm be applied to datapaths that do not satisfy the constraint for the previous method[3], by expressing the information about input registers of a module as a measure of time conflict. Experimental results show that the proposed algorithm is effective in reducing additional hold functions (or hardware overhead), as well as test application time.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2003, 号 120(2003-SLDM-112), p. 43-48, 発行日 2003-11-27
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会