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アイテム
スキャン極性調節とピンポイントテスト変換によるテスト圧縮
https://ipsj.ixsq.nii.ac.jp/records/27252
https://ipsj.ixsq.nii.ac.jp/records/27252746542ed-6347-4691-bf4f-5591ff045f3c
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM04117030.pdf (775.6 kB)
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Copyright (c) 2004 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2004-12-02 | |||||||
| タイトル | ||||||||
| タイトル | スキャン極性調節とピンポイントテスト変換によるテスト圧縮 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Test compression for scan circuits using scan polarity adjustment and pinpoint test relaxation | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 九州工業大学 | ||||||||
| 著者所属 | ||||||||
| 九州工業大学 | ||||||||
| 著者所属 | ||||||||
| 九州工業大学 | ||||||||
| 著者所属 | ||||||||
| デューク大学 | ||||||||
| 著者所属 | ||||||||
| デューク大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Duke University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Duke University | ||||||||
| 著者名 |
土井康稔
× 土井康稔
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| 著者名(英) |
Seiji, Kajihara
× Seiji, Kajihara
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本論文では，欄レングス符号化のテストデータ量削減効率を向上させるテストコンプレッション手法を提案する．提案手法は，スキャン極性調整とピンポイントテストパターン変換で構成される．スキャン極性調節では，フルスキャン回路に対する与えられたテスト集合に対して，テストパターン中のいくつかのスキャンセルの論理値を選択的に反転する．これはスキャンセル否定出力Ｑを次のスキャンセルに連結することで実現することができる．ピンポイントテストパターン変換は，テストパターン中の指定した論理地１のビットを０に反転する．これらの手法では，反転するスキャンセルやビットを決定するためにgain-penalty表を用いる．ベンチマーク回路に対する実験結果では，提案手法によりテストデータ量を36％に削減でき，スキャンテスト時のスイッチングアクティビティも削減することができた． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper presents a test compression method that effectively derives the capability of a run-length based encoding. The method is based on scan polarity adjustment and pinpoint test relaxation. Given a test set for a full scan circuit, scan polarity adjustment selectively flips values of some scan sells in test patterns. It can be realized by changing connections between two scan cells such that the inverted output of a scan cell Q is connected to the next scan cell. Pinpoint test relaxation flips some specified Is in the test patterns to Os. Both techniques are applied with referring to the gain-penalty table to determine scan cells or bits to be flipped. Experimental results for ISCAS'89 benchmark circuits show that the proposed method could reduce test data volume by 36%, and could reduce switching activities (i.e. test power) during scan testing too. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2004, 号 122(2004-SLDM-117), p. 173-178, 発行日 2004-12-02 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
