パス遅延故障を検出可能な順序回路を構成するための状態割り当て法

• Item type: SIG Technical Reports(1)
• 公開日: 2004-12-02
• タイトル: パス遅延故障を検出可能な順序回路を構成するための状態割り当て法
• タイトル / 言語: en
• タイトル: A State Assignment Method for Constructing Path Delay Faults Detectable Sequential Circuits
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 琉球大学 工学部 情報工学科
• 著者所属: 琉球大学 工学部 情報工学科
• 著者所属: 琉球大学 工学部 情報工学科
• 著者所属(英): en
• 著者所属(英): Department of Information Engineering, Faculty of Engineering
• 著者所属(英): en
• 著者所属(英): Department of Information Engineering, Faculty of Engineering
• 著者所属(英): en
• 著者所属(英): Department of Information Engineering, Faculty of Engineering
• 著者名: 佐久真, 源太; 島尻, 寛之; 吉田, たけお
• 著者名(英): Genta, Sakuma; Hiroyuki, Shimajiri; Takeo, Yoshida
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，パス遅延故障テストに用いられている２パターンテストの考えを応用した．パス遅延故障を検出可能な順序回路を構成するための状態割り当て法について述べる．パス遅延故障は順序回路のレジスタの値に影響を及ぼすため，レジスタの値を観測する必要がある．本稿では，レジスタの値を観測することによって，順序回路に発生したパス遅延故障を検出するための条件について検討する．また順序回路に対して，この条件を満たす状態遷移図や状態割り当ての方法を提案する．さらに，提案手法を用いたパス遅延故障を検出可能な順序回路の設計例を示す．ITC'99ベンチマーク回路に提案手法を適用した結果，回路の遅延時間がほとんど増加しないことを確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In thi paper, we propose a state assignment method for constructing sequential circuits which can detect path delay faults path delay faults affect a value of registers in sequential circuits. Therefore, we can detect path delay faults. We also show a method to satisfy the detection conditions and a design example of path delay faults detectable sequential circuits which are adopted the proposed method. ITC'99 benchmark circuits which are adopted the proposed method had little increase in a delay time.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2004, 号 122(2004-SLDM-117), p. 161-166, 発行日 2004-12-02
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会