レイアウト情報を用いた故障候補エリアの抽出

• Item type: SIG Technical Reports(1)
• 公開日: 2004-12-02
• タイトル: レイアウト情報を用いた故障候補エリアの抽出
• タイトル / 言語: en
• タイトル: Extraction of Fault Candidate Areas with Layout Information
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 徳島大学大学工学部
• 著者所属: 徳島大学大学工学部
• 著者所属: 徳島大学大学工学部
• 著者所属: 徳島大学大学工学部
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Univ. of Tokushima
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Univ. of Tokushima
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Univ. of Tokushima
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Univ. of Tokushima
• 著者名: 藤本, 佳照; 四柳, 浩之; 橋爪, 正樹; 為貞建臣
• 著者名(英): Yoshiteru, Fujimoto; Hiroyuki, Yotsuyanagi; Masaki, Hashizume; Takeomi, Tamesada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文では，ＣＡＤによるレイアウト情報を用いた故障候補エリアの抽出について述べる．集積度の高い回路においては，ブリッジ故障が２線間のみならず複数信号線に影響をもたらす可能性がある．本研究では，２信号線間のブリッジ故障と３信号線間のブリッジ故障を仮定し，その故障候補エリアの抽出法を提案する．本手法では，信号線間の距離が，ある一定間隔内である信号線の組をブリッジ故障候補とし，その間隔内に存在する３つの信号線の組を複数信号線間ブリッジ故障候補として抽出する．ＣＡＤツールより得られるレイアウト情報から，２信号線間および，３信号線間のブリッジ故障候補エリアの抽出を行う手法について提案し，ベンチマーク回路に対するブリッジ故障候補エリア抽出実験から得られた故障候補エリア数とゲートレベルにて仮定される２線間のブリッジ故障数との比較結果を示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we present a method for extracting fault candidate areas using layout information obtained by CAD. In highly-integrated circuits, a bridging fault may affect not only between two signal lines, but also among multiple signal lines. In this work, we propose a procesure for extracting fault candidate areas of bringing faults between two lines and bridging faults among three lines. The procesure extracts pairs of signal lines whose distance is within the given distance and identifies them as the fault candidate of a bridging fault, and also extracts groups of three signal lines within the given distance and identifies them as the fault candidate of a multinode bridging fault. The procedure that utilizes a layout information obtained from CAD tools to extract fault candidate areas of bridging faults among two or three lines is shown. The experimental results for benchmark circuits are shown for the comparison between the number of the fault candidate areas obtained by the proposed method and the number of the bridging faults between two lines assumed from gate-level.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2004, 号 122(2004-SLDM-117), p. 149-154, 発行日 2004-12-02
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会