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アイテム
ビット幅調整機能を用いたデータパスのテスト容易化設計法
https://ipsj.ixsq.nii.ac.jp/records/27246
https://ipsj.ixsq.nii.ac.jp/records/27246a56c1fdc-2937-46cd-8877-e260fcb8adcf
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2004 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2004-12-02 | |||||||
タイトル | ||||||||
タイトル | ビット幅調整機能を用いたデータパスのテスト容易化設計法 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | A method of DFT for data paths using bit - match function | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学情報科学研究科 | ||||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学情報科学研究科 | ||||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学情報科学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者名 |
村田, 優
× 村田, 優
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著者名(英) |
Yuu, Murata
× Yuu, Murata
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 本稿では,ビット幅不均一レジスタ転送レベルデータパスを対象とした完全故障検出効率を保証するテスト容易化設計法を提案する.組み合わせ回路用テスト生成ツールによるテスト生成を可能としている,実験結果より提案手法は,組合せ回路用テスト生成を利用する従来法の完全スキャン設計法に比べ,ハードウェアオーバーヘッドが小さく,テスト実行時間が短い.さらに,本稿で提案するビット幅調整機能は,ビット幅の均一なデータパスに対して提案された階層テストに基づく手法をビット幅の不均一なデータパスに対しても適用可能にするものである. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In this paper, we propose a method of design-for-testability(DFT) which guarantees complete fault efficiency for register-transfer level data paths with irregular bit width. The proposed DFT method is an extension of the orthogonal scan method which was proposed for data paths with even bit width. The proposed method employs a combinational automatic test pattern generation(ATPG) tool. From the experimental results, the hardware overhead of the proposed method is smaller than that of full scan design which is a typical technique and allows combintional ATPG. The test application time of the proposed method is also shorter than that of full scan design. Moreover, the bit-match function proposed in this paper makes a method based on hierarchical testing for data paths with even bit width applicable to data paths with irregullar bit width. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 2004, 号 122(2004-SLDM-117), p. 137-142, 発行日 2004-12-02 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |