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アイテム
遅延変動を考慮したスタンダードセルライブラリの構築と評価
https://ipsj.ixsq.nii.ac.jp/records/27237
https://ipsj.ixsq.nii.ac.jp/records/27237a599ee52-5d38-47b0-b39c-ca73c3e64662
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM04117015.pdf (878.9 kB)
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Copyright (c) 2004 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2004-12-02 | |||||||
| タイトル | ||||||||
| タイトル | 遅延変動を考慮したスタンダードセルライブラリの構築と評価 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Design Method for a Standard Cell Libraty Considering Delay Variation | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 東京大学 先端科学技術センター | ||||||||
| 著者所属 | ||||||||
| 東京大学 先端科学技術センター | ||||||||
| 著者所属 | ||||||||
| 東京大学 先端科学技術センター | ||||||||
| 著者所属 | ||||||||
| 東京大学 先端科学技術センター | ||||||||
| 著者所属 | ||||||||
| 東京大学 先端科学技術センター | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo, Research Center for Advanced Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo, Research Center for Advanced Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo, Research Center for Advanced Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo, Research Center for Advanced Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The University of Tokyo, Research Center for Advanced Science and Technology | ||||||||
| 著者名 |
小暮, 千賀明
× 小暮, 千賀明
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| 著者名(英) |
C., Kogure
× C., Kogure
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では，Scalable Delay Insensitive (SDI)モデルに基づく非同期式VLSI設計において遅延変動に対する標準時のオーバーヘッドを小さくする設計手法を述べる．提案手法では，SDIモデルにおける信号遷移の順序関係を保証するために用いる相対遅延変動率の上限値Ｋという値をＫ≒１とするセルライブラリをゲートサイジング等を利用した方法により構築することでオーバーヘッドを小さくする．そして，HSPICE・Design Analyzerを使用して構築したセルライブラリの評価を行った結果を述べる． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper describes a design method for asynchronous circuits that have small overhead in the standard condition for various environmental changes and process variations. The, method is an SDI-model-based design methodology. In this model, the value of K represents the relative delay variation and an overhead of the circuit in the standard condition. We present how to design a cell library that is consisted of gates. The gates are adjusted to their K by using gate-sizing and so on. An overhead of the circuit made from the cell library is small. Some circuits based on the proposed method are simulated using the HSPICE and the Design Analyzer. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2004, 号 122(2004-SLDM-117), p. 83-88, 発行日 2004-12-02 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
