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アイテム
拡張テンプレートを複数併用するHDTV用4画素精度動きベクトル検出器の構成
https://ipsj.ixsq.nii.ac.jp/records/27133
https://ipsj.ixsq.nii.ac.jp/records/2713331d5a8dd-cd53-4b64-b078-dc40ff7dd763
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM05121011.pdf (916.0 kB)
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Copyright (c) 2005 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2005-10-20 | |||||||
| タイトル | ||||||||
| タイトル | 拡張テンプレートを複数併用するHDTV用4画素精度動きベクトル検出器の構成 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Four-Pixel accuracy Motion Estimation Unit using Multiple Extended Templates for HDTV Encoding | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 三重大学大学院 工学研究科 | ||||||||
| 著者所属 | ||||||||
| 三重大学大学院 工学研究科 | ||||||||
| 著者所属 | ||||||||
| 三重大学工学部 | ||||||||
| 著者所属 | ||||||||
| 三重大学工学部 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering Mie University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering Mie University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Engineering Mie University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Engineering Mie University | ||||||||
| 著者名 |
小林, 仁
× 小林, 仁
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| 著者名(英) |
Jin, KOBAYASHI
× Jin, KOBAYASHI
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 異形状拡張テンプレートの併用により，精度向上と大幅な演算量低減を両立する階層型動き検出器を実現する上で要となるMPEG－21080p対応の一次探索部を設計した.PEを一次元アレー状に256並列並べた演算部，その出力より拡張テンプレートごとの予測ブロックとの間の不一致度（差分絶対値和）を算出する部分和演算部，最小の差分絶対値和を検出する比較部で構成している．拡張テンプレート間の重複部分の再計算を最小限に留める8×8の並列のブロックマッチング構成により，回路規模と消費電力の低減を図っているのが特徴である.0.18μm5層メタル配線のCMOSテクノロジを用い，周波数125MHz，電源電圧1.8V，で動作させることを条件に設計したところ，レイアウト面積は2030Ⅹ2200mm2，消費電力は動作で350mWとなった. | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper describes the design of a first-stage motion estimation unit using different extended templates for the hierarchical HDTV(1080p) motion estimator. The designed unit is composed of a 256-parallel PE array part, a partial sum part for the extended template SAD calculation and a compare part for detection of the minimum SJW. The main feature is the parallel search structure simultaneously executing 8x8 block matching in order to avoid recalculation of partial block SADs. The motion estimation unit has been designed up to mask pattern layout by using 0.18 μm five-layer metal CMOS technology. As a result, we obtained the area size of 2.030x2.200mm2 and the power consumption of 348mW at a 125MHz clock frequency and at a 1.8V supply voltage. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2005, 号 102(2005-SLDM-121), p. 61-66, 発行日 2005-10-20 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
