WEKO3
アイテム
非対称な信号遷移を用いた高速ダイナミック回路の論理合成手法
https://ipsj.ixsq.nii.ac.jp/records/27093
https://ipsj.ixsq.nii.ac.jp/records/27093bca3ae59-e9c1-4d7e-955f-4c3e035d7435
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2005 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2005-11-30 | |||||||
タイトル | ||||||||
タイトル | 非対称な信号遷移を用いた高速ダイナミック回路の論理合成手法 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Logic Synthesis Technique for High Speed Dynamic Logic with Asymmetric Slope Transition | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
神戸大学大学院自然科学研究科 | ||||||||
著者所属 | ||||||||
神戸大学工学部情報知能工学科 | ||||||||
著者所属 | ||||||||
エイ・アイ・エル株式会社 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Science and Technology Kobe University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Computer and Systems Engineering Kobe University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
AIL Co.,Ltd. | ||||||||
著者名 |
森本, 薫夫
× 森本, 薫夫
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著者名(英) |
Masao, MORIMOTO
× Masao, MORIMOTO
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | スタティックCMOSで用いられている高度な自動合成環境を利用した高速ダイナミック回路ASDDLの論理合成手法を提案する.論理合成は独自に考案した中間ライブラリを用いて行い,合成結果をASDDL回路に変換することで,ゲートレベルのネットリスト作成から配置配線までの全てを自動設計する.0.18-μmプロセスで設計した16ビット乗算器の遅延時間は1.82nsecであり,エネルギー遅延積が最適になるように作成されたCMOSライブラリを用いて合成した乗算器に対して32%改善した.さらに提案した論理合成手法により大幅に設計期間が短縮され,CMOSと同程度の設計時間で高性能な回路の設計が可能となった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | This paper proposes a logic synthesis technique for asymmetric slope differential dynamic logic (ASDDL) circuits. The technique utilizes a commercially available logic synthesis tool that has been well established for static CMOS logic design, where an intermediate library is devised for logic synthesis likely as static CMOS, and then a resulting synthesized circuit is translated automatically into ASDDL implementation at the gate-level logic schematic level as well as at the physical-layout level. A design example of an ASDDL l6-bit multiplier synthesized in a 0.l8-μm CMOS technology shows an operation delay time of 1.82 nsec, which is a 32% improvement over a static CMOS design with a static logic standard-cell library that is finely tuned for energy-delay products. Design time for an ASDDL based dynamic digital circuit is sharply shortened by the proposed logic synthesis technique, and comparable with a static CMOS design. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 2005, 号 121(2005-SLDM-122), p. 25-30, 発行日 2005-11-30 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |