高速HW-SW協調検証モデル向けCtoHDL変換コンパイラ

• Item type: SIG Technical Reports(1)
• 公開日: 2008-01-17
• タイトル: 高速HW-SW協調検証モデル向けCtoHDL変換コンパイラ
• タイトル / 言語: en
• タイトル: C to HDL compiler for rapid HW-SW co-simulation models
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京大学大学院情報理工学系研究科
• 著者所属: 東京大学大学院情報理工学系研究科
• 著者所属: 東京大学大学院情報理工学系研究科
• 著者所属(英): en
• 著者所属(英): The University of Tokyo Graduate School of Information Science and Technology
• 著者所属(英): en
• 著者所属(英): The University of Tokyo Graduate School of Information Science and Technology
• 著者所属(英): en
• 著者所属(英): The University of Tokyo Graduate School of Information Science and Technology
• 著者名: 伊藤, 康宏; 菅原, 豊; 平木, 敬
• 著者名(英): Yasuhiro, ITO; Yutaka, SUGAWARA; Kei, HIRAKI
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 組み込みシステムでは回路規模の増加と対象ソフトウェアの複雑化のため動作検証のコストが増し 開発期間を圧迫している．検証環境に於いてはサイクル精度の高速な検証 同一コードからの検証モデルとRTLの生成による工数削減が求められている高速な検証手法の一つとして，Callbackをベースにしてハードウェアモデルを構築する手法が既に存在する．Callbackとはある信号の変化に対し 0からNサイクル後に登録した関数を呼ぶ仕組みを指す．この手法は，既存のSystemC等ベースの検証環境と比べ高い検証速度を持つがRTLの生成能力を持たないため RTLと検証モデルは別個に実装され 工数が多くなってしまう本研究では Callbackベース検証モデルで高い検証速度とRTL生成能力の両立を目標とし，Cで記述されたCallback関数からVerilogHDLへのコード変換器を開発した．評価ではCPU，メモリ，通信モジュールを持つSOCをCallbackベース検証モデルとVerilogの両方で実装し，それぞれの検証速度とRTLの規模を比較したCallbackベース検証モデルを用いた場合，Verilogによる場合に比べ検証速度は24倍，回路規模及び周波数は同等であった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: The importance of verification for embedded systems increases as the scale of circuit and complexity of software increase, and the time for verification step also increases in development period. The verification environments should have the following two aspects: One is high-speed verification with cycle level accuracy. The other is to reduce man-hour by generating both the verification model and RTL from the same code. There is a proposed approach for high speed verification , which constructs hardware models with callbacks and calls registered callback functions after 0 or more delays reacting on change of the trigger signal. This approach have higher verification speed compared to existing approaches such as SystemC. However, it cannot generate RTL, thus it requires more man-hour for constructing verification model and RTL separately. We implemented a code converter for generating Verilog code from callback functions described in C. It is aimed to achieve both high verification speed and the RTL generative capacity. We implemented a SoC for evaluation by using both the callback-based verification model and Verilog. We measured the verification speed and the scale of RTL of both methods. With our method, the verification speed is four times faster than that of Verilog, with equal clock frequency and circuit scale. We show that the verification speed of our method was twenty four times faster than Verilog.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2008, 号 2(2008-SLDM-133), p. 185-190, 発行日 2008-01-17
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会